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參數(shù)資料
| 型號： | ZPSD511B1-C-70J |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設(shè)備 |
| 文件頁數(shù)： | 124/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | ZPSD511B1-C-70J |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁當(dāng)前第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁
PSD5XX Famly
121
-20
-25
ZPLD_TURBO
OFF
*
Symbol
Parameter
Conditions
Min Max Min Max
Unit
I/O Input or Feedback to
Combinatorial Output
t
PD
Port B, E
55
80
Add 20
ns
t
RPD
Registered Input to
Combinatorial Output
(Note 1)
55
85
Add 20
ns
t
EA
Input to Output Enable
Any Input
50
80
Add 20
ns
t
ER
Input to Output Disable
Any Input
50
80
Add 20
ns
t
ARP
Register Clear or Preset Delay
Any Input
55
80
Add 20
ns
t
ARPW
Register Clear or Preset
Pulse Width
Any Input
30
60
ns
t
ARD
Array Delay
33
35
ns
13.10 AC/DC Parameters – ZPLDTimng Parameters
(ZPSD5XXV Versions)
Combinatorial Delays
(3.0 V ± 10%)
NOTE:
1.
*
NOTE:
If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 20 ns to the timing parameters.
Port A and latched address from ADIO (A0, A1, A8 – A15).
-20
-25
ZPLD_TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
1/(t
S
+ t
CO
)
28.57
11.11
MHz
Maximum Frequency
Internal Feedback (f
CNT
)
f
MAX
1/(t
S
+t
CO
–10)
17.24
12.50
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+ t
CL
)
31.25
18.52
MHz
t
S
Input Setup Time
Any Input
45
60
Add 20
ns
t
H
Input Hold Time
Any Input
0
0
0
ns
t
CH
Clock High Time
Clock Input
16
27
0
ns
t
CL
Clock Low Time
Clock Input
16
27
0
ns
t
CO
Clock to Output Delay
Clock Input
30
33
0
ns
t
ARD
Array Delay for Product
Term Expansion
Any Macrocell
24
35
0
ns
t
MIN
Minimum Clock Period
t
CH
+ t
CL
30
30
0
ns
Synchronous Clock Mode
(3.0 V ± 10%)
*
NOTE:
If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 20 ns to the timing parameters.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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