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參數(shù)資料
| 型號： | ZPSD502B1-90LM |
| 英文描述： | Avalanche Bridge Rectifiers |
| 中文描述： | 現(xiàn)場可編程外圍 |
| 文件頁數(shù)： | 117/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | ZPSD502B1-90LM |
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PSD5XX Famly
114
-70
-90**
-15
ZPLD_TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
1/(t
SA
+ t
COA
)
26.32
25.00
21.74
MHz
Maximum Frequency
Internal Feedback
(f
CNTA
)
f
MAXA
1/(t
SA
+t
COA
–10)
(Note 1)
35.71
33.33
27.78
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+ t
CL
)
41.67
41.67
35.71
MHz
t
SA
Input Setup Time
Any Input
8
8
12
Add 10
ns
t
HA
Input Hold Time
Any Input
8
8
12
0
ns
t
CHA
Clock High Time
Any Input
12
12
15
0
ns
t
CLA
Clock Low Time
Any Input
12
12
15
0
ns
t
COA
Clock to Output
Delay
Any Input
to Port B
30
32
37
Add 10
ns
t
ARD
Array Delay for
Product Term
Expansion
Any Macrocell
16
18
22
0
ns
t
MINA
Minimum Clock
Period
1/f
CNT
28
30
43
0
ns
Asynchronous Clock Mode
(5 V ± 10% , Note 1)
AC/DC Parameters – ZPLDTimng Parameters
(5 V ± 10% Versions)
NOTE:
1. Only Port B has asynchronous outputs. Clock into Macrocell Flip Flop is generated by a product term.
*
*
If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 10 ns to the timing parameters.
**
The -90 speed is available only on Industrial Temperature Range product.
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PDF描述 |
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