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參數(shù)資料
| 型號(hào)： | ZPSD413A2-70UI |
| 英文描述： | Fast Recovery Bridge Rectifiers |
| 中文描述： | 現(xiàn)場(chǎng)可編程外圍 |
| 文件頁(yè)數(shù)： | 11/123頁(yè) |
| 文件大?。?/td> | 657K |
| 代理商： | ZPSD413A2-70UI |
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PSD4XX Famly
8
Pin Name
Pin Function
Type
Function Descriptions
ADIO0 – ADIO15
Address/data bus
I/O
1. Address/data bus, multiplexed
bus mode
2. Address bus, non-multiplexed
bus mode
RD
Multiple Names
1. Read
2. E
3. DS
4. LDS
I
Multiple functions
1. Read signal
2. E signal (Clock)
3. Data strobe signal
4. Low byte data strobe
WR
Multiple Names
1. WR
2. R/W
3. WRL
I
Multiple functions
1. Write signal
2. Read-write signal
3. Low byte write signal
CSI
Chip Select Input
I
Active low, select PSD4XX
standby mode if high.
RESET
Reset Input
I
Reset I/O ports, ZPLD/macrocells,
and Configuration Registers.
Active low.
CLKIN
Input clock
I
Clock input to ZPLD macrocells,
ZPLD Array and APD counter.
Connect to ground if Clock Input
not used.
PA0 – PA7
I/O Port A
I/O
Multiple functions
1. I/O port
2. ZPLD/macrocell I/O port
3. Latched address outputs
(PA0 – PA7)
→
(A0 – A7)
4. High address inputs (A16 – A23)
PB0 – PB7
I/O Port B
I/O
Multiple functions
1. I/O port
2. ZPLD/macrocell I/O port
3. Latched address outputs
(PB0–PB7)
→
(A0–A7) or (A8–A15)
PC0 – PC7
I/O Port C
I/O
Multiple functions
1. I/O port
2. ZPLD input port
*
3. Latched address outputs
(PC0 – PC7)
→
(A0–A7)
4. Data Port (D0 – D7,
non-multiplexed bus)
CMOS
or
OD
PD0 – PD7
I/O Port D
I/O
Multiple functions
1. I/O port
2. ZPLD input port
*
3. Latched address outputs
(PD0–PD7)
→
(A0–A7) or (A8–A15)
4. Data Port (D8–D15,
non-multiplexed bus)
CMOS
or
OD
8.0
Table 2.
PSD4XX Pin
Descriptions
The following table describes the pin names and pin functions of the PSD4XX. Pins that
have multiple names and/or functions are defined by user configuration.
*
Available only in PSD4XXA2 and ZPSD4XXA2 Series.
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