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參數(shù)資料
| 型號： | Z80B-DART |
| 英文描述： | Z8 Microcontrollers |
| 中文描述： | Z8微控制器 |
| 文件頁數(shù)： | 94/222頁 |
| 文件大?。?/td> | 1595K |
| 代理商： | Z80B-DART |
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Z8 Microcontrollers
Interrupts
ZiLOG
7-4
UM001600-Z8X0599
7.3 INTERRUPT REQUEST REGISTER LOGIC AND TIMING
Figure 7-5 shows the logic diagram for the Interrupt Re-
quest (IRQ) Register. The leading edge of the request will
set the first flip-flop, that will remain set until interrupt re-
quests are sampled.
Requests are sampled internally during the last clock cycle
before an opcode fetch (Figure 7-6). External requests are
sampled two internal clocks earlier, due to the synchroniz-
ing flip-flops shown in Figures 7-3 and 7-4.
At sample time the request is transferred to the second flip-
flop in Figure 7-5, that drives the interrupt mask and priority
logic. When an interrupt cycle occurs, this flip-flop will be
reset only for the highest priority level that is enabled.
The user has direct access to the second flip-flop by read-
ing and writing the IRQ Register. IRQ is read by specifying
it as the source register of an instruction and written by
specifying it as the destination register.
Figure 7-5. IRQ Register Logic
Q
S
From
Priority
Logic
To Mask
and
Priority
Logic
IRQ
0
- IRQ
5
R
Q
R
Sample
Clock
Figure 7-6. Interrupt Request Timing
T1 T2 T3 T1 T2 T3 T1 T2 T3
External Interrupt
Request Sampled
Interrupt Request
Sampled Internally
Mn M1 M2
相關PDF資料 |
PDF描述 |
|---|---|
| Z80B-PIO | Z8 Microcontrollers |
| Z86E2116PSC | Z8 Microcontrollers |
| Z8300-1PS | 8-Bit Microprocessor |
| Z8300-3PS | Microprocessor |
| Z8340-1PS | I/O Controller |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| Z80B-PIO | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Z8 Microcontrollers |
| Z80B-SIO/O | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Z8 Microcontrollers |
| Z80C30 | 制造商:ZILOG 制造商全稱:ZILOG 功能描述:CMOS SCC SERIAL COMMUNICATIONS CONTROLLER |
| Z80C30-06LME | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| Z80C30-06PSC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
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