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參數(shù)資料
| 型號： | XCV600E-7BG560I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 14/233頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 560-MBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 3456 |
| 邏輯元件/單元數(shù)： | 15552 |
| RAM 位總計(jì)： | 294912 |
| 輸入/輸出數(shù)： | 404 |
| 門數(shù)： | 985882 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 560-LBGA，金屬 |
| 供應(yīng)商設(shè)備封裝： | 560-MBGA（42.5x42.5） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
24
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
BG432 Ball Grid Array Packages
XCV300E, XCV400E, and XCV600E devices in BG432 Ball
Grid Array packages have footprint compatibility. Pins
labeled I0_VREF can be used as either in all parts unless
device-dependent as indicated in the footnotes. If the pin is
not used as VREF, it can be used as general I/O. Immedi-
information.
55
5
AC13
AD14
√
GCLK LVDS 1/0
56
5
AD15
AC15
√
VREF_5
57
5
AE16
AE17
√
-
58
5
AC16
AF18
2
-
59
5
AD17
AC17
√
-
60
5
AD18
AC18
√
VREF_5
61
5
AF20
AE20
1
-
62
5
AE21
AD20
√
VREF_5
63
5
AF23
AE22
√
-
64
5
AC21
AE23
√
VREF_5
65
6
AD25
AC24
√
-
66
6
AC26
AD26
√
VREF_6
67
6
AB25
AA24
√
-
68
6
Y24
AA25
√
VREF_6
69
6
W24
V23
2
-
70
6
U23
Y26
√
VREF_6
71
6
U24
V25
√
-
72
6
U25
T23
1
-
73
6
T26
T25
√
-
74
6
R25
R24
√
VREF_6
75
6
P24
R26
2
-
76
7
N24
N25
√
-
77
7
M24
M25
2
-
78
7
L26
M23
√
VREF_7
79
7
L24
K25
√
-
80
7
J25
J26
1
-
81
7
H25
K23
√
-
82
7
G26
J23
√
VREF_7
83
7
H24
G25
1
-
84
7
D26
G24
√
VREF_7
85
7
F24
E25
√
-
86
7
E24
D25
√
VREF_7
Notes:
1.
AO in the XCV100E.
2.
AO in the XCV200E.
Table 11: BG352 Differential Pin Pair Summary
XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 12: BG432 — XCV300E, XCV400E, XCV600E
Bank
Pin Description
Pin #
0GCK3
D17
0IO
A22
0IO
A26
0IO
B20
0IO
C23
0IO
C28
0IO_L0N_Y
B29
0IO_L0P_Y
D27
0
IO_L1N_YY
B28
0
IO_L1P_YY
C27
0
IO_VREF_L2N_YY
D26
0
IO_L2P_YY
A28
0IO_L3N_Y
B27
0IO_L3P_Y
C26
0
IO_L4N_YY
D25
0
IO_L4P_YY
A27
0
IO_VREF_L5N_YY
D24
0
IO_L5P_YY
C25
0IO_L6N_Y
B25
0IO_L6P_Y
D23
0
IO_VREF_L7N_Y
C241
0
IO_L7P_Y
B24
0
IO_VREF_L8N_YY
D22
0
IO_L8P_YY
A24
0
IO_L9N_YY
C22
0
IO_L9P_YY
B22
0
IO_L10N_YY
C21
0
IO_L10P_YY
D20
0
IO_L11N_YY
B21
0
IO_L11P_YY
C20
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCV600E-7BG432I | IC FPGA 1.8V I-TEMP 432-MBGA |
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| XC5VSX50T-2FFG1136C | IC FPGA VIRTEX-5 50K 1136FBGA |
| XC5VSX50T-2FF1136C | IC FPGA VIRTEX-5 50K 1136FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XCV600E-7FG240I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
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