參數(shù)資料
| 型號： | XCV300E-7FG256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 6/233頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 256-FBGA |
| 產品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 1536 |
| 邏輯元件/單元數(shù)： | 6912 |
| RAM 位總計： | 131072 |
| 輸入/輸出數(shù)： | 176 |
| 門數(shù)： | 411955 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FBGA（17x17） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
17
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
BG352 Ball Grid Array Packages
XCV100E, XCV200E, and XCV300E devices in BG352 Ball
Grid Array packages have footprint compatibility. Pins
labeled I0_VREF can be used as either in all parts unless
device-dependent as indicated in the footnotes. If the pin is
not used as VREF, it can be used as general I/O. Immedi-
information.
48
6
P56
P57
√
-
49
6
P52
P53
√
-
50
6
P49
P50
√
VREF
51
6
P46
P47
√
VREF
52
6
P41
P42
√
-
53
6
P38
P39
√
-
54
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P35
P36
√
VREF
55
6
P33
P34
1
VREF
56
7
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P28
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P24
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VREF
58
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P21
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-
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P18
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-
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7
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P13
√
VREF
61
7
P9
P10
√
VREF
62
7
P6
P7
√
-
63
7
P4
P5
1
VREF
Note 1: AO in the XCV600E.
Table 9: HQ240 Differential Pin Pair Summary
XCV600E, XCV1000E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 10: BG352 — XCV100E, XCV200E, XCV300E
Bank
Pin Description
Pin #
0
IO
D22
0
IO
C231
0
IO
B241
0
IO
C22
0
IO_VREF_0_L0N_YY
D212
0
IO_L0P_YY
B23
0
IO
A241
0
IO_L1N_YY
A23
0
IO_L1P_YY
D20
0
IO_VREF_0_L2N_YY
C21
0
IO_L2P_YY
B22
0
IO
B211
0
IO
C201
0
IO_L3N
B20
0
IO_L3P
A21
0
IO
D18
0
IO_VREF_0_L4N_YY
C19
0
IO_L4P_YY
B19
0
IO_L5N_YY
D17
0
IO_L5P_YY
C18
0
IO
B181
0
IO_L6N
C17
0
IO_L6P
A18
0
IO
D161
0
IO_L7N_Y
B17
0
IO_L7P_Y
C16
0
IO_VREF_0_L8N_Y
A16
0
IO_L8P_Y
D15
相關PDF資料 |
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