- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4191 > XCV2000E-8FG1156C (Xilinx Inc)IC FPGA 1.8V C-TEMP 1156-BGA PDF資料下載
參數(shù)資料
| 型號： | XCV2000E-8FG1156C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 185/233頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 1156-BGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 9600 |
| 邏輯元件/單元數(shù)： | 43200 |
| RAM 位總計： | 655360 |
| 輸入/輸出數(shù)： | 804 |
| 門數(shù)： | 2541952 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1156-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1156-FBGA（35x35） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁當(dāng)前第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁
Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
49
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Creating LVDS Output Buffers
LVDS output buffers can be placed in a wide number of IOB
locations. The exact locations are dependent on the pack-
age used. The Virtex-E package information lists the possi-
ble locations as IO_L#P for the P-side and IO_L#N for the
N-side, where # is the pair number.
HDL Instantiation
Both output buffers are required to be instantiated in the
design and placed on the correct IO_L#P and IO_L#N loca-
tions. The IOB must have the same net source the following
pins, clock (C), set/reset (SR), output (O), output clock
enable (OCE). In addition, the output (O) pins must be
inverted with respect to each other, and if output registers
are used, the INIT states must be opposite values (one
HIGH and one LOW). Failure to follow these rules leads to
DRC errors in software.
VHDL Instantiation
data0_p
: OBUF_LVDS port map
(I=>data_int(0),
O=>data_p(0));
data0_inv: INV
port map
(I=>data_int(0),
O=>data_n_int(0));
data0_n
: OBUF_LVDS port map
(I=>data_n_int(0), O=>data_n(0));
Verilog Instantiation
OBUF_LVDS data0_p
(.I(data_int[0]),
.O(data_p[0]));
INV
data0_inv (.I(data_int[0],
.O(data_n_int[0]);
OBUF_LVDS data0_n
(.I(data_n_int[0]),
.O(data_n[0]));
Location Constraints
All LVDS buffers must be explicitly placed on a device. For
the output buffers this can be done with the following con-
straint in the .ucf or .ncf file.
NET data_p<0> LOC = D28; # IO_L0P
NET data_n<0> LOC = B29; # IO_L0N
Synchronous vs. Asynchronous Outputs
If the outputs are synchronous (registered in the IOB) then
any IO_L#P|N pair can be used. If the outputs are asynchro-
nous (no output register), then they must use one of the
pairs that are part of the same IOB group at the end of a
ROW or COLUMN in the device.
The LVDS pairs that can be used as asynchronous outputs
are listed in the Virtex-E pinout tables. Some pairs are
marked as asynchronous-capable for all devices in that
package, and others are marked as available only for that
device in the package. If the device size might change at
some point in the product lifetime, then only the common
pairs for all packages should be used.
Adding an Output Register
All LVDS buffers can have an output register in the IOB. The
output registers must be in both the P-side and N-side IOBs.
All the normal IOB register options are available (FD, FDE,
FDC, FDCE, FDP, FDPE, FDR, FDRE, FDS, FDSE, LD,
LDE, LDC, LDCE, LDP, LDPE). The register elements can
be inferred or explicitly instantiated in the HDL code.
Special care must be taken to insure that the D pins of the
registers are inverted and that the INIT states of the regis-
ters are opposite. The clock pin (C), clock enable (CE) and
set/reset (CLR/PRE or S/R) pins must connect to the same
source. Failure to do this leads to a DRC error in the soft-
ware.
The register elements can be packed in the IOB using the
IOB property to TRUE on the register or by using the “map
-pr [i|o|b]” where “i” is inputs only, “o” is outputs only and “b”
is both inputs and outputs.
To improve design coding times VHDL and Verilog synthe-
sis macro libraries have been developed to explicitly create
these structures. The output library macros are listed in
Table 43. The O and OB inputs to the macros are the exter-
nal net connections.
Table 42: Input Library Macros
Name
Inputs
Outputs
IBUFDS_FD_LVDS
I, IB, C
Q
IBUFDS_FDE_LVDS
I, IB, CE, C
Q
IBUFDS_FDC_LVDS
I, IB, C, CLR
Q
IBUFDS_FDCE_LVDS
I, IB, CE, C, CLR
Q
IBUFDS_FDP_LVDS
I, IB, C, PRE
Q
IBUFDS_FDPE_LVDS
I, IB, CE, C, PRE
Q
IBUFDS_FDR_LVDS
I, IB, C, R
Q
IBUFDS_FDRE_LVDS
I, IB, CE, C, R
Q
IBUFDS_FDS_LVDS
I, IB, C, S
Q
IBUFDS_FDSE_LVDS
I, IB, CE, C, S
Q
IBUFDS_LD_LVDS
I, IB, G
Q
IBUFDS_LDE_LVDS
I, IB, GE, G
Q
IBUFDS_LDC_LVDS
I, IB, G, CLR
Q
IBUFDS_LDCE_LVDS
I, IB, GE, G, CLR
Q
IBUFDS_LDP_LVDS
I, IB, G, PRE
Q
IBUFDS_LDPE_LVDS
I, IB, GE, G, PRE
Q
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCV2000E-7FG1156I | IC FPGA 1.8V I-TEMP 1156-FBGA |
| HMC50DRYI-S734 | CONN EDGECARD 100PS DIP .100 SLD |
| XC5VTX150T-2FFG1759I | IC FPGA VIRTEX5TXT 150K 1759FBGA |
| XC5VTX150T-2FF1759I | IC FPGA VIRTEX5TXT 150K 1759FBGA |
| ACB60DHAT-S621 | EDGECARD 120POS R/A .050 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV2000E-8FG1156I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8FG240C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8FG240I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8FG680C | 功能描述:IC FPGA 1.8V C-TEMP 680-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
| XCV2000E-8FG680I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。