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參數(shù)資料
| 型號： | XCV100E-7PQ240I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 119/233頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 240-PQFP |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 600 |
| 邏輯元件/單元數(shù)： | 2700 |
| RAM 位總計： | 81920 |
| 輸入/輸出數(shù)： | 158 |
| 門數(shù)： | 128236 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
119
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG1156 Fine-Pitch Ball Grid Array Package
XCV1000E, XCV1600E, XCV2000E, XCV2600E, and
XCV3200E devices in the FG1156 fine-pitch Ball Grid Array
package have footprint compatibility. Pins labeled IO_VREF
can be used as either VREF or general I/O, unless indicated
in the footnotes. If the pin is not used as VREF, it can be used
as general I/O. Immediately following Table 28, see
Table 29 for Differential Pair information.
256
7
N6
M6
1
-
257
7
N1
N5
4
-
258
7
M5
M4
√
-
259
7
M1
M2
1
VREF
260
7
L2
L4
4
-
261
7
L5
M7
3
-
262
7
M8
L1
4
-
263
7
M9
K2
1
-
264
7
M10
L3
NA
-
265
7
K1
K5
√
-
266
7
K3
L6
√
VREF
267
7
K4
L7
4
-
268
7
J5
L8
4
-
269
7
H4
K6
4
VREF
270
7
K7
H1
4
-
271
7
J2
J7
2
-
272
7
G2
H5
√
-
273
7
G5
L9
√
VREF
274
7
K8
F3
1
-
275
7
E1
G3
4
-
276
7
E2
H6
√
-
277
7
K9
E4
1
VREF
278
7
F4
J8
4
-
279
7
H7
D1
3
-
280
7
C2
G6
4
VREF
281
7
F5
D2
1
-
282
7
K10
D3
4
-
Notes:
1.
AO in the XCV600E, 1000E.
2.
AO in the XCV1000E.
3.
AO in the XCV1600E.
4.
AO in the XCV1000E, XCV1600E.
Table 27: FG900 Differential Pin Pair Summary
XCV600E, XCV1000E, XCV1600E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 28: FG1156 — XCV1000E, XCV1600E, XCV2000E,
XCV2600E, XCV3200E
Bank
Pin Description
Pin #
0GCK3
E17
0IO
B4
0IO
B9
0IO
B10
0IO
D93
0IO
D16
0IO
E73
0IO
E113
0IO
E133
0IO
E163
0IO
F173
0IO
J123
0IO
J133
0IO
J143
0IO
K113
0IO_L0N_Y
F7
0IO_L0P_Y
H9
0IO_L1N_Y
C5
0IO_L1P_Y
J10
0
IO_VREF_L2N_Y
E6
0IO_L2P_Y
D6
0IO_L3N_Y
A4
0IO_L3P_Y
G8
0
IO_L4N_YY
C6
0
IO_L4P_YY
J11
0
IO_VREF_L5N_YY
G9
0IO_L5P_YY
F8
0
IO_L6N_YY
A54
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC6SLX100T-N3FGG676C | IC FPGA SPARTAN-6 676FBGA |
| 24LC128-E/MF | IC EEPROM 128KBIT 400KHZ 8DFN |
| 24LC256-I/STG | IC EEPROM 256KBIT 400KHZ 8TSSOP |
| XCV100E-8PQ240C | IC FPGA 1.8V C-TEMP 240-PQFP |
| 24FC256T-I/ST | IC EEPROM 256KBIT 1MHZ 8TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV100E-8BG240C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
| XCV100E-8BG240I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV100E-8BG352C | 功能描述:IC FPGA 1.8V C-TEMP 352-MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV100E-8BG352I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
| XCV100E-8CS144C | 功能描述:IC FPGA 1.8V C-TEMP 144-CSBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
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