參數(shù)資料
型號： XCV1000E-8FG1156C
廠商： Xilinx Inc
文件頁數(shù)： 222/233頁
文件大?。?/td> 0K
描述： IC FPGA 1.8V C-TEMP 1156-FBGA
產品變化通告： FPGA Family Discontinuation 18/Apr/2011
標準包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 6144
邏輯元件/單元數(shù)： 27648
RAM 位總計： 393216
輸入/輸出數(shù)： 660
門數(shù)： 1569178
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1156-BBGA
供應商設備封裝： 1156-FBGA（35x35）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
3
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Low Voltage Differential Signals
The Virtex-E family incorporates low-voltage signalling
(LVDS and LVPECL). Two pins are utilized for these signals
to be connected to a Virtex-E device. These are known as
differential pin pairs. Each differential pin pair has a Positive
(P) and a Negative (N) pin. These pairs are labeled in the
following manner.
IO_L#[P/N]
where
L = LVDS or LVPECL pin
# = Pin Pair Number
P = Positive
N = Negative
I/O pins for differential signals can either be synchronous or
asynchronous, input or output. The pin pairs can be used for
synchronous input and output signals as well as asynchro-
nous input signals. However, only some of the low-voltage
pairs can be used for asynchronous output signals.
DIfferential signals require the pins of a pair to switch almost
simultaneously. If the signals driving the pins are from IOB
flip-flops, they are synchronous. If the signals driving the
pins are from internal logic, they are asynchronous. Table 2
defines the names and function of the different types of
low-voltage pin pairs in the Virtex-E family.
Virtex-E Package Pinouts
The Virtex-E family of FPGAs is available in 12 popular
packages, including chip-scale, plastic and high heat-dissi-
pation quad flat packs, and ball grid and fine-pitch ball grid
arrays. Family members have footprint compatibility across
devices provided in the same package. The pinout tables in
this section indicate function, pin, and bank information for
each package/device combination. Following each pinout
table is an additional table summarizing information specific
to differential pin pairs for all devices provided in that pack-
age.
Table 2: LVDS Pin Pairs
Pin Name
Description
IO_L#[P/N]
Example: IO_L22N
Represents a general IO or a
synchronous input/output
differential signal. When used
as a differential signal, N
means Negative I/O and P
means Positive I/O.
IO_L#[P/N]_Y
Example: IO_L22N_Y
Represents a general IO or a
synchronous input/output
differential signal, or a
part-dependent asynchronous
output differential signal.
IO_L#[P/N]_YY
Example: O_L22N_YY
Represents a general IO or a
synchronous input/output
differential signal, or an
asynchronous output
differential signal.
IO_LVDS_DLL_L#[P/N]
Example:
IO_LVDS_DLL_L16N
Represents a general IO or a
synchronous input/output
differential signal, a differential
clock input signal, or a DLL
input. When used as a
differential clock input, this pin
is paired with the adjacent
GCK pin. The GCK pin is
always the positive input in the
differential clock input
configuration.
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PDF描述
XCV1000E-7FG1156I IC FPGA 1.8V I-TEMP 1156-FBGA
XC6VLX240T-1FF1156I IC FPGA VIRTEX 6 241K 1156FFBGA
IDT71V256SA20PZG8 IC SRAM 256KBIT 20NS 28TSOP
IDT71V256SA15PZGI8 IC SRAM 256KBIT 15NS 28TSOP
IDT71V256SA12PZGI8 IC SRAM 256KBIT 12NS 28TSOP
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XCV1000E-8FG680I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays
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