參數(shù)資料
型號(hào)： XCV1000E-7FG1156I
廠(chǎng)商： Xilinx Inc
文件頁(yè)數(shù)： 151/233頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1.8V I-TEMP 1156-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 6144
邏輯元件/單元數(shù)： 27648
RAM 位總計(jì)： 393216
輸入/輸出數(shù)： 660
門(mén)數(shù)： 1569178
電源電壓： 1.71 V ~ 1.89 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1156-BBGA
供應(yīng)商設(shè)備封裝： 1156-FBGA（35x35）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 2 of 4
DS022-2 (v3.0) March 21, 2014
18
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Configuration through the TAP uses the CFG_IN instruc-
tion. This instruction allows data input on TDI to be con-
verted into data packets for the internal configuration bus.
The following steps are required to configure the FPGA
through the Boundary Scan port (when using TCK as a
start-up clock).
1.
Load the CFG_IN instruction into the Boundary Scan
instruction register (IR).
2.
Enter the Shift-DR (SDR) state.
3.
Shift a configuration bitstream into TDI.
4.
Return to Run-Test-Idle (RTI).
5.
Load the JSTART instruction into IR.
6.
Enter the SDR state.
7.
Clock TCK through the startup sequence.
8.
Return to RTI.
Configuration and readback via the TAP is always available.
The Boundary Scan mode is selected by a <101> or <001>
on the mode pins (M2, M1, M0). For details on TAP charac-
teristics, refer to XAPP139.
Configuration Sequence
The configuration of Virtex-E devices is a three-phase pro-
cess. First, the configuration memory is cleared. Next, con-
figuration data is loaded into the memory, and finally, the
logic is activated by a start-up process.
Configuration is automatically initiated on power-up unless
it is delayed by the user, as described below. The configura-
tion process can also be initiated by asserting PROGRAM.
The end of the memory-clearing phase is signalled by INIT
going High, and the completion of the entire process is sig-
nalled by DONE going High.
The power-up timing of configuration signals is shown in
The corresponding timing characteristics are listed in
Delaying Configuration
INIT can be held Low using an open-drain driver. An
open-drain is required since INIT is a bidirectional
open-drain pin that is held Low by the FPGA while the con-
figuration memory is being cleared. Extending the time that
the pin is Low causes the configuration sequencer to wait.
Thus, configuration is delayed by preventing entry into the
phase where data is loaded.
Start-Up Sequence
The default Start-up sequence is that one CCLK cycle after
DONE goes High, the global 3-state signal (GTS) is
released. This permits device outputs to turn on as neces-
sary.
One CCLK cycle later, the Global Set/Reset (GSR) and
Global Write Enable (GWE) signals are released. This per-
Figure 20: Power-Up Timing Configuration Signals
VALI
PROGRAM
Vcc
CCLK OUTPUT or INPUT
M0, M1, M2
(Required)
TPL
TICCK
ds022_020_071201
TPOR
INIT
Table 12: Power-up Timing Characteristics
Description
Symbol
Value
Units
Power-on Reset1
TPOR
2.0
ms, max
Program Latency
TPL
100.0
μs, max
CCLK (output) Delay
TICCK
0.5
μs, min
4.0
μs, max
Program Pulse Width
TPROGRAM
300
ns, min
Notes:
1.
TPOR delay is the initialization time required after VCCINT and
VCCO in Bank 2 reach the recommended operating voltage.
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PDF描述
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IDT71V256SA12PZGI8 IC SRAM 256KBIT 12NS 28TSOP
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參數(shù)描述
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XCV1000E-7FG680I 功能描述:IC FPGA 1.8V I-TEMP 680-FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
XCV1000E-7FG860C 功能描述:IC FPGA 1.8V C-TEMP 860-FGBA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計(jì):16404480 輸入/輸出數(shù):350 門(mén)數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類(lèi)型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱(chēng):122-1789
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