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參數(shù)資料
| 型號(hào)： | XC9536XVSERIES |
| 英文描述： | High-performance CPLD |
| 中文描述： | 高性能的CPLD |
| 文件頁(yè)數(shù)： | 5/7頁(yè) |
| 文件大?。?/td> | 65K |
| 代理商： | XC9536XVSERIES |
XC9536XL High Performance CPLD
DS058 (v1.2) June 25, 2001
Preliminary Product Specification
1-800-255-7778Internal Timing Parameters
Symbol
Parameter
XC9536XL-5
XC9536XL-7
XC9536XL-10
Units
Min
Max
Min
Max
Min
Max
Buffer Delays
T
IN
T
GCK
T
GSR
T
GTS
T
OUT
T
EN
Product Term Control Delays
Input buffer delay
-
1.5
-
2.3
-
3.5
ns
GCK buffer delay
-
1.1
-
1.5
-
1.8
ns
GSR buffer delay
-
2.0
-
3.1
-
4.5
ns
GTS buffer delay
-
4.0
-
5.0
-
7.0
ns
Output buffer delay
-
2.0
-
2.5
-
3.0
ns
Output buffer enable/disable delay
-
0
-
0
-
0
ns
T
PTCK
T
PTSR
T
PTTS
Internal Register and Combinatorial Delays
Product term clock delay
-
1.6
-
2.4
-
2.7
ns
Product term set/reset delay
-
1.0
-
1.4
-
1.8
ns
Product term 3-state delay
-
5.5
-
7.2
-
7.5
ns
T
PDI
T
SUI
T
HI
T
ECSU
T
ECHO
T
COI
T
AOI
T
RAI
T
LOGI
T
LOGILP
Internal low power logic delay
Feedback Delays
Combinatorial logic propagation delay
-
0.5
-
1.3
-
1.7
ns
Register setup time
2.3
-
2.6
-
3.0
-
ns
Register hold time
1.4
-
2.2
-
3.5
-
ns
Register clock enable setup time
2.3
-
2.6
-
3.0
-
ns
Register clock enable hold time
1.4
-
2.2
-
3.5
-
ns
Register clock to output valid time
-
0.4
-
0.5
-
1.0
ns
Register async. S/R to output delay
-
6.0
-
6.4
-
7.0
ns
Register async. S/R recover before clock
5.0
7.5
10.0
ns
Internal logic delay
-
1.0
-
1.4
-
1.8
ns
-
5.0
-
6.4
-
7.3
ns
T
F
FastCONNECT II feedback delay
-
1.9
-
3.5
-
4.2
ns
Time Adders
T
PTA
T
SLEW
Incremental product term allocator delay
-
0.7
-
0.8
-
1.0
ns
Slew-rate limited delay
-
3.0
-
4.0
-
4.5
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC9572XVSERIES | High-performance CPLD |
| XC9801B503KR | Analog IC |
| XC9802B273KL | Analog IC |
| XC9801B253KR | Analog IC |
| XC9801B263KL | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XC9572-10PC44C0166 | 制造商:Xilinx 功能描述: |
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