參數(shù)資料
型號(hào)： XC7K420T-3FFG901E
廠(chǎng)商： XILINX INC
元件分類(lèi)： FPGA
英文描述： FPGA, PBGA900
封裝： LEAD FREE, FBGA-900
文件頁(yè)數(shù)： 30/50頁(yè)
文件大?。?/td> 1218K
代理商： XC7K420T-3FFG901E
Kintex-7 FPGAs Data Sheet: DC and Switching Characteristics
DS182 (v1.1) April 1, 2011
Advance Product Specification
36
DSP48E1 Switching Characteristics
Table 39: DSP48E1 Switching Characteristics
Symbol
Description
Speed
Units
-3
-2
-1
-1L
Setup and Hold Times of Data/Control Pins to the Input Register Clock
TDSPDCK_A_AREG/ TDSPCKD_A_AREG
A input to A register CLK
0.31/
0.10
0.37/
0.11
0.51/
0.16
ns
TDSPDCK_B_BREG/TDSPCKD_B_BREG
B input to B register CLK
0.36/
0.11
0.42/
0.12
0.57/
0.17
ns
TDSPDCK_C_CREG/TDSPCKD_C_CREG
C input to C register CLK
0.24/
0.15
0.28/
0.16
0.40/
0.22
ns
TDSPDCK_D_DREG/TDSPCKD_D_DREG
D input to D register CLK
0.29/
0.14
0.35/
0.15
0.50/
0.20
ns
TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG
ACIN input to A register CLK
0.28/
0.10
0.34/
0.11
0.47/
0.16
ns
TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG
BCIN input to B register CLK
0.30/
0.11
0.35/
0.12
0.48/
0.17
ns
Setup and Hold Times of Data Pins to the Pipeline Register Clock
TDSPDCK_{A, B}_MREG_MULT/
TDSPCKD_B_MREG_MULT
{A, B,} input to M register CLK using
multiplier
2.43/
–0.03
2.81/
–0.03
3.61/
0.01
ns
TDSPDCK_{A, B}_ADREG/ TDSPCKD_ D_ADREG
{A, D} input to AD register CLK
1.28/
–0.04
1.46/
–0.04
1.85/
–0.03
ns
Setup and Hold Times of Data/Control Pins to the Output Register Clock
TDSPDCK_{A, B}_PREG_MULT/
TDSPCKD_{A, B} _PREG_MULT
{A, B,} input to P register CLK using
multiplier
3.97/
–0.16
4.57/
–0.16
5.78/
–0.16
ns
TDSPDCK_D_PREG_MULT/
TDSPCKD_D_PREG_MULT
D input to P register CLK using
multiplier
3.87/
–0.56
4.48/
–0.56
5.69/
–0.56
ns
TDSPDCK_B_PREG/
TDSPCKD_B_PREG
B input to P register CLK not using
multiplier
1.70/
–0.16
1.94/
–0.16
2.45/
–0.16
ns
TDSPDCK_C_PREG/
TDSPCKD_C_PREG
C input to P register CLK not using
multiplier
1.50/
–0.13
1.72/
–0.13
2.18/
–0.13
ns
TDSPDCK_PCIN_PREG/
TDSPCKD_PCIN_PREG
PCIN input to P register CLK
1.30/
–0.04
1.48/
–0.04
1.87/
–0.03
ns
Setup and Hold Times of the CE Pins
TDSPDCK_{CEA;CEB}_{AREG;BREG}/
TDSPCKD_{CEA;CEB}_{AREG;BREG}
{CEA; CEB} input to {A; B} register CLK
0.38/
0.08
0.46/
0.09
0.62/
0.13
ns
TDSPDCK_CEC_CREG/ TDSPCKD_CEC_CREG
CEC input to C register CLK
0.31/
0.09
0.38/
0.10
0.51/
0.14
ns
TDSPDCK_CED_DREG/ TDSPCKD_CED_DREG
CED input to D register CLK
0.40/
–0.03
0.47/
–0.03
0.63/
–0.02
ns
TDSPDCK_CEM_MREG/ TDSPCKD_CEM_MREG
CEM input to M register CLK
0.31/
0.06
0.37/
0.07
0.51/
0.10
ns
TDSPDCK_CEP_PREG/ TDSPCKD_CEP_PREG
CEP input to P register CLK
0.36/
0.02
0.43/
0.02
0.58/
0.05
ns
Setup and Hold Times of the RST Pins
TDSPDCK_{RSTA; RSTB}_{AREG; BREG}/
TDSPCKD_{RSTA; RSTB}_{AREG; BREG}
{RSTA, RSTB} input to {A, B} register
CLK
0.42/
0.11
0.49/
0.12
0.63/
0.16
ns
TDSPDCK_RSTC_CREG/ TDSPCKD_RSTC_CREG
RSTC input to C register CLK
0.10/
0.08
0.12/
0.09
0.17/
0.13
ns
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