參數(shù)資料
型號： XC5VTX240T-1FFG1759I
廠商： Xilinx Inc
文件頁數(shù)： 48/91頁
文件大小： 0K
描述： IC FPGA VIRTEX5TXT 240K 1759FBGA
產(chǎn)品培訓模塊： PCI Express and Virtex® -5 FPGAs
標準包裝： 1
系列： Virtex®-5 TXT
LAB/CLB數(shù)： 18720
邏輯元件/單元數(shù)： 239616
RAM 位總計： 11943936
輸入/輸出數(shù)： 680
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1759-BBGA，F(xiàn)CBGA
供應商設備封裝： 1759-FCBGA
配用： 568-5088-ND - BOARD DEMO DAC1408D750
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
52
BPI Master Flash Mode Programming Switching
TBPICCO(4)
ADDR[25:0], RS[1:0], FCS_B, FOE_B,
FWE_B outputs valid after CCLK rising edge
10
ns
TBPIDCC/TBPICCD
Setup/Hold on D[15:0] data input pins
3.0
0.5
3.0
0.5
3.0
0.5
ns
TINITADDR
Minimum period of initial ADDR[25:0] address
cycles
3.0
CCLK cycles
SPI Master Flash Mode Programming Switching
TSPIDCC/TSPIDCCD
DIN Setup/Hold before/after the rising CCLK
edge
4.0
0.0
4.0
0.0
4.0
0.0
ns
TSPICCM
MOSI clock to out
10
ns
TSPICCFC
FCS_B clock to out
10
ns
TFSINIT/TFSINITH
FS[2:0] to INIT_B rising edge Setup and Hold
2
s
CCLK Output (Master Modes)
TMCCKL
Master CCLK clock minimum Low time
3.0
ns, Min
TMCCKH
Master CCLK clock minimum High time
3.0
ns, Min
CCLK Input (Slave Modes)
TSCCKL
Slave CCLK clock minimum Low time
2.0
ns, Min
TSCCKH
Slave CCLK clock minimum High time
2.0
ns, Min
Dynamic Reconfiguration Port (DRP) for DCM and PLL Before and After DCLK
FDCK
Maximum frequency for DCLK
500
450
400
MHz
TDMCCK_DADDR/TDMCKC_DADDR
DADDR Setup/Hold
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DI/TDMCKC_DI
DI Setup/Hold
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DEN/TDMCKC_DEN
DEN Setup/Hold time
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCCK_DWE/TDMCKC_DWE
DWE Setup/Hold time
1.2
0.0
1.35
0.0
1.56
0.0
ns
TDMCKO_DO
CLK to out of DO(3)
1.0
1.12
1.3
ns
TDMCKO_DRDY
CLK to out of DRDY
1.0
1.12
1.3
ns
Notes:
1.
Maximum frequency and setup/hold timing parameters are for 3.3V and 2.5V configuration voltages.
2.
To support longer delays in configuration, use the design solutions described in UG190: Virtex-5 FPGA User Guide.
3.
DO will hold until next DRP operation.
4.
Only during configuration, the last edge is determined by a weak pull-up/pull-down resistor in the I/O.
Table 70: Configuration Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-3
-2
-1
相關(guān)PDF資料
PDF描述
XC5VTX240T-1FF1759I IC FPGA VIRTEX5TXT 240K 1759FBGA
AYM43DTBN CONN EDGECARD 86POS R/A .156 SLD
ASM43DTBN CONN EDGECARD 86POS R/A .156 SLD
XC6VSX475T-L1FFG1759C IC FPGA VIRTEX 6 476K 1759FFGBGA
XC6VSX475T-2FFG1759C IC FPGA VIRTEX 6 476K 1759FFGBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC5VTX240T-2FF1759C 功能描述:IC FPGA VIRTEX5TXT 240K 1759FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 TXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55）
XC5VTX240T-2FF1759CES 功能描述:IC FPGA VIRTEX5TX 240K 1759FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 TXT 標準包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789
XC5VTX240T-2FF1759I 功能描述:IC FPGA VIRTEX5TXT 240K 1759FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 TXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55）
XC5VTX240T-2FFG1759C 功能描述:IC FPGA VIRTEX5TXT 240K 1759FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 TXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55）
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