1.         


    
    



    

    
  
    
    
    
    
  
    
  
  

    





    


    
 
 




 
 


    

    
    


    參數(shù)資料
    

    


    


    
型號(hào)：
XC5VLX50T-2FFG665C

    

    
廠商：
Xilinx Inc

    

    
文件頁(yè)數(shù)：
39/91頁(yè)

    

    
文件大?。?/td>
0K

    

    
描述：
IC FPGA VIRTEX-5 50K 665FCBGA

    

    
產(chǎn)品變化通告：
Step Intro and Pkg Change 11/March/2008
    		

    

    
標(biāo)準(zhǔn)包裝：
1

    

    
系列：
Virtex®-5 LXT

    

    
LAB/CLB數(shù)：
3600
    		

    

    
邏輯元件/單元數(shù)：
46080
    		

    

    
RAM 位總計(jì)：
2211840
    		

    

    
輸入/輸出數(shù)：
360
    		

    

    
電源電壓：
0.95 V ~ 1.05 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
0°C ~ 85°C
    		

    

    
封裝/外殼：
665-BBGA，F(xiàn)CBGA
    		

    

    
供應(yīng)商設(shè)備封裝：
665-FCBGA
    		

    

    
配用：
568-5088-ND - BOARD DEMO DAC1408D750
    HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
    HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
    HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
    HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET
    122-1508-ND - EVALUATION PLATFORM VIRTEX-5
    		

    

    

    

	
    
    
    

    
    
	
    Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
    DS202 (v5.3) May 5, 2010
    Product Specification
    44
    Input/Output Delay Switching Characteristics
    CLB Switching Characteristics
    Table 64: Input/Output Delay Switching Characteristics
    Symbol
    Description
    Speed Grade
    Units
    -3
    -2
    -1
    IDELAYCTRL
    TIDELAYCTRLCO_RDY
    Reset to Ready for IDELAYCTRL
    3.00
    s
    FIDELAYCTRL_REF
    REFCLK frequency
    200.00
    MHz
    IDELAYCTRL_REF_PRECISION
    REFCLK precision
    ±10
    MHz
    TIDELAYCTRL_RPW
    Minimum Reset pulse width
    50.00
    ns
    IODELAY
    TIDELAYRESOLUTION
    IODELAY Chain Delay Resolution
    1/(64 x FREF x1e6)(1)
    ps
    TIDELAYPAT_JIT
    Pattern dependent period jitter in delay chain
    for clock pattern
    000
    Note 2
    Pattern dependent period jitter in delay chain
    for random data pattern (PRBS 23)
    ±5
    Note 2
    TIODELAY_CLK_MAX
    Maximum frequency of CLK input to IODELAY
    300
    250
    MHz
    TIODCCK_CE / TIODCKC_CE
    CE pin Setup/Hold with respect to CK
    0.29
    –0.06
    0.34
    –0.06
    0.42
    –0.06
    ns
    TIODCK_INC/ TIODCKC_INC
    INC pin Setup/Hold with respect to CK
    0.18
    0.02
    0.20
    0.04
    0.24
    0.06
    ns
    TIODCK_RST/ TIODCKC_RST
    RST pin Setup/Hold with respect to CK
    0.25
    –0.12
    0.28
    –0.12
    0.33
    –0.12
    ns
    TIODDO_T
    TSCONTROL delay to MUXE/MUXF switching
    and through IODELAY
    Note 3
    TIODDO_IDATAIN
    Propagation delay through IODELAY
    Note 3
    TIODDO_ODATAIN
    Propagation delay through IODELAY
    Note 3
    Notes:
    1.
    Average Tap Delay at 200 MHz = 78 ps.
    2.
    Units in ps, peak-to-peak per tap, in High Performance mode.
    3.
    Delay depends on IODELAY tap setting. See TRACE report for actual values.
    Table 65: CLB Switching Characteristics
    Symbol
    Description
    Speed Grade
    Units
    -3
    -2
    -1
    Combinatorial Delays
    TILO
    An – Dn LUT address to A
    0.08
    0.09
    0.10
    ns, Max
    An – Dn LUT address to AMUX/CMUX
    0.20
    0.22
    0.25
    ns, Max
    An – Dn LUT address to BMUX_A
    0.31
    0.35
    0.40
    ns, Max
    TITO
    An – Dn inputs to A – D Q outputs
    0.67
    0.77
    0.90
    ns, Max
    TAXA
    AX inputs to AMUX output
    0.39
    0.44
    0.53
    ns, Max
    TAXB
    AX inputs to BMUX output
    0.46
    0.52
    0.61
    ns, Max
    TAXC
    AX inputs to CMUX output
    0.31
    0.36
    0.42
    ns, Max
    TAXD
    AX inputs to DMUX output
    0.55
    0.62
    0.73
    ns, Max
    TBXB
    BX inputs to BMUX output
    0.36
    0.41
    0.48
    ns, Max
    TBXD
    BX inputs to DMUX output
    0.45
    0.51
    0.59
    ns, Max
    
    
    
    
    
    


    


    

    相關(guān)PDF資料
    		

    PDF描述
    		

    
    

    
XC5VLX50T-2FF665C
IC FPGA VIRTEX-5 50K 665FCBGA

    

    
XC5VFX30T-1FF665I
IC FPGA VIRTEX-5FXT 665FFBGA

    

    
BR93L46RF-WE2
IC EEPROM 1KBIT 2MHZ 8SOP

    

    
AGM40DTAH-S189
CONN EDGECARD 80POS R/A .156 SLD

    

    
AYM40DTAD-S189
CONN EDGECARD 80POS R/A .156 SLD

    

    

    

    


    


    

    相關(guān)代理商/技術(shù)參數(shù)
    		

    參數(shù)描述
    		

    
    

    
XC5VLX50T-2FFG665I
功能描述:IC FPGA VIRTEX-5 50K 665FCBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
XC5VLX50T-3FF1136C
功能描述:IC FPGA VIRTEX-5 50K 1136FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
XC5VLX50T-3FF665C
功能描述:IC FPGA VIRTEX-5 50K 665FCBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
XC5VLX50T-3FFG1136C
功能描述:IC FPGA VIRTEX-5 50K 1136FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
XC5VLX50T-3FFG665C
功能描述:IC FPGA VIRTEX-5 50K 665FCBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
    
    
    
	
    	
    
    
     
     
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    采購(gòu)需求
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                                    *型號(hào)
                                    *數(shù)量
                                    廠商
                                    批號(hào)
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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                                         *
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                        
                                    
                                    
                                  
    
                                  
                                  
    
                                    
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