參數(shù)資料
型號(hào)： XC5VLX50-2FFG676C
廠商： Xilinx Inc
文件頁數(shù)： 80/91頁
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-5 50K 676-FBGA
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LX
LAB/CLB數(shù)： 3600
邏輯元件/單元數(shù)： 46080
RAM 位總計(jì)： 1769472
輸入/輸出數(shù)： 440
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 676-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 676-FCBGA（27x27）
配用： 568-5088-ND - BOARD DEMO DAC1408D750
HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET
122-1508-ND - EVALUATION PLATFORM VIRTEX-5
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
81
Table 97: Global Clock Setup and Hold With DCM and PLL in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-
3
-
2
-
1
Example Data Input Setup and Hold Times Relative to a Forwarded Clock Input Pin,(1) Using DCM, PLL, and Global Clock Buffer. For
situations where clock and data inputs conform to different standards, adjust the setup and hold values accordingly using the values
TPSDCMPLL_0/
TPHDCMPLL_0
No Delay Global Clock and IFF(2) with DCM and
PLL in Source-Synchronous Mode
XC5VLX20T
N/A
0.32
0.56
0.33
0.63
ns
XC5VLX30
0.45
0.54
0.46
0.54
0.46
0.57
ns
XC5VLX30T
0.45
0.54
0.46
0.54
0.46
0.57
ns
XC5VLX50
0.43
0.56
0.44
0.56
0.44
0.59
ns
XC5VLX50T
0.43
0.56
0.44
0.56
0.44
0.59
ns
XC5VLX85
0.40
0.68
0.42
0.68
0.42
0.71
ns
XC5VLX85T
0.39
0.68
0.42
0.68
0.42
0.71
ns
XC5VLX110
0.38
0.74
0.41
0.74
0.41
0.78
ns
XC5VLX110T
0.38
0.74
0.41
0.74
0.41
0.78
ns
XC5VLX155
0.24
1.00
0.29
1.00
0.33
1.04
ns
XC5VLX155T
0.24
1.00
0.29
1.00
0.33
1.04
ns
XC5VLX220
N/A
0.36
1.23
0.38
1.27
ns
XC5VLX220T
N/A
0.36
1.23
0.38
1.27
ns
XC5VLX330
N/A
0.34
1.40
0.37
1.46
ns
XC5VLX330T
N/A
0.36
1.40
0.38
1.46
ns
XC5VSX35T
0.44
0.72
0.46
0.72
0.46
0.75
ns
XC5VSX50T
0.41
0.74
0.43
0.74
0.43
0.77
ns
XC5VSX95T
N/A
0.41
0.98
0.41
1.02
ns
XC5VSX240T
N/A
0.35
1.47
0.38
1.53
ns
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