- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄371341 > XC5204 (Xilinx, Inc.) Field Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列) PDF資料下載
參數(shù)資料
| 型號(hào)： | XC5204 |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Field Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列） |
| 文件頁(yè)數(shù)： | 35/73頁(yè) |
| 文件大?。?/td> | 598K |
| 代理商： | XC5204 |
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R
November 5, 1998 (Version 5.2)
7-117
XC5200 Series Field Programmable Gate Arrays
7
.
Note:
1. At power-up, V
must rise from 2.0 V to V
CC
min in less then 25 ms, otherwise delay configuration by pulling PROGRAM
Low until V
is Valid.
2. The first Data byte is loaded and CCLK starts at the end of the first RCLK active cycle (rising edge).
This timing diagram shows that the EPROM requirements are extremely relaxed. EPROM access time can be longer than
500 ns. EPROM data output has no hold-time requirements.
Figure 32: Master Parallel Mode Programming Switching Characteristics
Address for Byte n
Byte
2 T
DRC
Address for Byte n + 1
D7
D6
A0-A17
(output)
D0-D7
RCLK
(output)
CCLK
(output)
DOUT
(output)
1 T
RAC
7 CCLKs
CCLK
3 T
RCD
Byte n - 1
X6078
Description
Symbol
Min
0
60
0
Max
200
Units
ns
ns
ns
CCLK
Delay to Address valid
Data setup time
Data hold time
1
2
3
T
RAC
T
DRC
T
RCD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC5215 | Field Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列) |
| XC56309GC100 | 24-Bit Digital Signal Processor |
| XC612N2533ML | Analog IC |
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| XC612N2550ML | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC5204-3BG225C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
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| XC5204-3HQ208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5204-3HQ240C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
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