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參數(shù)資料
| 型號： | XC4VLX15-12FFG676C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1536 CLBS, 1205 MHz, PBGA676 |
| 封裝： | LEAD FREE, FBGA-676 |
| 文件頁數(shù)： | 36/58頁 |
| 文件大?。?/td> | 1863K |
| 代理商： | XC4VLX15-12FFG676C |
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Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
41
Output Clock Jitter
Output Clock Phase Alignment
Table 48: Output Clock Jitter
Description
Symbol
Constraints
Speed Grade
Units
-12
-11
-10
Clock Synthesis Period Jitter
CLK0
CLKOUT_PER_JITT_0
±100
ps
CLK90
CLKOUT_PER_JITT_90
±150
ps
CLK180
CLKOUT_PER_JITT_180
±150
ps
CLK270
CLKOUT_PER_JITT_270
±150
ps
CLK2X, CLK2X180
CLKOUT_PER_JITT_2X
±200
ps
CLKDV (integer division)
CLKOUT_PER_JITT_DV1
±150
ps
CLKDV (non-integer division)
CLKOUT_PER_JITT_DV2
±300
ps
CLKFX, CLKFX180
CLKOUT_PER_JITT_FX
Note (2)
ps
Notes:
1.
PMCD outputs are not included in this table because they do not introduce jitter.
2.
Values for this parameter are available from the architecture wizard.
Table 49: Output Clock Phase Alignment
Description
Symbol
Constraints
Speed Grade
Units
-12
-11
-10
Phase Offset Between CLKIN and CLKFB
CLKIN
/ CLKFB
CLKIN_CLKFB_PHASE
±120
ps
Phase Offset Between Any DCM Outputs
All CLK outputs
CLKOUT_PHASE
±140
ps
Duty Cycle Precision
DLL outputs(1)
CLKOUT_DUTY_CYCLE_DLL(3,4)
±150
ps
DFS outputs(2)
CLKOUT_DUTY_CYCLE_FX(4)
±200
ps
Notes:
1.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
3.
CLKOUT_DUTY_CYCLE_DLL applies to the 1X clock outputs (CLK0, CLK90, CLK180, and CLK270) only if DUTY_CYCLE_CORRECTION=TRUE.
4.
The measured value includes the duty cycle distortion of the global clock tree.
相關(guān)PDF資料 |
PDF描述 |
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| XC4VFX100-10FFG1152I | FPGA, 10544 CLBS, 1028 MHz, PBGA1152 |
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參數(shù)描述 |
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