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參數(shù)資料
| 型號： | XC4013XL-1BG256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 14/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA I-TEMP 3.3V 1SPD 256PBGA |
| 產(chǎn)品變化通告： | Product Discontinuation 27/Apr/2010 |
| 標準包裝： | 1 |
| 系列： | XC4000E/X |
| LAB/CLB數(shù)： | 576 |
| 邏輯元件/單元數(shù)： | 1368 |
| RAM 位總計： | 18432 |
| 輸入/輸出數(shù)： | 192 |
| 門數(shù)： | 13000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BBGA |
| 供應商設備封裝： | 256-PBGA |
R
DS005 (v2.0) March 1, 2013 - Product Specification
6-79
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
Product Obsolete/Under Obsolescence
CLB Dual-Port RAM Synchronous (Edge-Triggered) Write Operation Guidelines
Testing of switching parameters is modeled after testing methods specified by MIL-M-38510/605. All devices are 100%
functionally tested. Internal timing parameters are derived from measuring internal test patterns. Listed below are
representative values. For more specific, more precise, and worst-case guaranteed data, use the values reported by the
static timing analyzer (TRCE in the Xilinx Development System) and back-annotated to the simulation netlist. All timing
parameters assume worst-case operating conditions (supply voltage and junction temperature). Values apply to all
XC4000XL devices and are expressed in nanoseconds unless otherwise noted.
CLB RAM Synchronous (Edge-Triggered) Write Timing Waveforms
Dual Port RAM
Speed Grade
-3
-2
--1
-09
-08
Size
Symbol
Min
Max
Min Max Min Max Min Max
Min
Max
Address write cycle time (clock K period)
Clock K pulse width (active edge)
Address setup time before clock K
Address hold time after clock K
DIN setup time before clock K
DIN hold time after clock K
WE setup time before clock K
WE hold time after clock K
Data valid after clock K
16x1
TWCDS
TWPDS
TASDS
TAHDS
TDSDS
TDHDS
TWSDS
TWHDS
TWODS
9.0
4.5
2.5
0
2.5
0
1.8
0
7.8
8.4
4.2
2.0
0
2.3
0
1.7
0
7.3
7.7
3.9
1.7
0
2.0
0
1.6
0
6.7
7.4
3.7
1.7
0
2.0
0
1.6
0
6.7
7.4
3.7
1.6
0
2.0
0
1.6
0
6.6
X6461
WCLK (K)
WE
ADDRESS
DATA IN
DATA OUT
OLD
NEW
T
DSS
T
DHS
T
ASS
T
AHS
T
WSS
T
WPS
T
WHS
T
WOS
T
ILO
T
ILO
WCLK (K)
WE
ADDRESS
DATA IN
T
DSDS
T
DHDS
T
ASDS
T
AHDS
T
WSDS
T
WPDS
T
WHDS
X6474
DATA OUT
OLD
NEW
T
WODS
T
ILO
T
ILO
Single-Port RAM
Dual-Port RAM
相關PDF資料 |
PDF描述 |
|---|---|
| XC4013XL-1BG256C | IC FPGA C-TEMP 3.3V 1SPD 256PBGA |
| ACB64DHBD | CONN EDGECARD 128PS R/A .050 DIP |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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