參數資料
型號： XC4013E-3PQ160C
廠商： Xilinx Inc
文件頁數： 57/68頁
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描述： IC FPGA 576 CLB'S 160-PQFP
產品變化通告： Product Discontinuation 28/Jul/2010
標準包裝： 24
系列： XC4000E/X
LAB/CLB數： 576
邏輯元件/單元數： 1368
RAM 位總計： 18432
輸入/輸出數： 129
門數： 13000
電源電壓： 4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 160-BQFP
供應商設備封裝： 160-PQFP（28x28）
其它名稱： 122-1108
R
XC4000E and XC4000X Series Field Programmable Gate Arrays
6-64
May 14, 1999 (Version 1.6)
Synchronous Peripheral Mode
Synchronous Peripheral mode can also be considered
Slave Parallel mode. An external signal drives the CCLK
input(s) of the FPGA(s). The rst byte of parallel congura-
tion data must be available at the Data inputs of the lead
FPGA a short setup time before the rising CCLK edge.
Subsequent data bytes are clocked in on every eighth con-
secutive rising CCLK edge.
The same CCLK edge that accepts data, also causes the
RDY/BUSY output to go High for one CCLK period. The pin
name is a misnomer. In Synchronous Peripheral mode it is
really an ACKNOWLEDGE signal. Synchronous operation
does not require this response, but it is a meaningful signal
for test purposes. Note that RDY/BUSY is pulled High with
a high-impedance pullup prior to INIT going High.
The lead FPGA serializes the data and presents the pre-
amble data (and all data that overows the lead device) on
its DOUT pin. There is an internal delay of 1.5 CCLK peri-
ods, which means that DOUT changes on the falling CCLK
edge, and the next FPGA in the daisy chain accepts data
on the subsequent rising CCLK edge.
In order to complete the serial shift operation, 10 additional
CCLK rising edges are required after the last data byte has
been loaded, plus one more CCLK cycle for each
daisy-chained device.
Synchronous Peripheral mode is selected by a <011> on
the mode pins (M2, M1, M0).
X9027
CONTROL
SIGNALS
DATA BUS
PROGRAM
DOUT
M0 M1
M2
D0-7
INIT
DONE
PROGRAM
4.7 k
4.7 k
4.7 k
RDY/BUSY
VCC
OPTIONAL
DAISY-CHAINED
FPGAs
NOTE:
M2 can be shorted to Ground
if not used as I/O
CCLK
CLOCK
PROGRAM
DOUT
XC4000E/X
SLAVE
XC4000E/X
SYNCHRO-
NOUS
PERIPHERAL
M0 M1
N/C
8
M2
DIN
INIT
DONE
CCLK
N/C
Figure 56: Synchronous Peripheral Mode Circuit Diagram
Product Obsolete or Under Obsolescence
相關PDF資料
PDF描述
XC4010E-4PQ208C IC FPGA 400 CLB'S 208-PQFP
A1225A-1PQG100I IC FPGA 2500 GATES 100-PQFP IND
IDT71V416L15BEGI8 IC SRAM 4MBIT 15NS 48FBGA
XC4025E-2HQ240C IC FPGA 1024 CLB'S 240-HQFP
IDT71V416L12BEGI8 IC SRAM 4MBIT 12NS 48FBGA
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參數描述
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XC4013E-3PQ240C0119 制造商:Xilinx 功能描述:
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