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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
38
Block RAM Port Signal Definitions
Representations of the dual-port primitive
RAMB16_S[wA]_S[wB] and the single-port primitive
RAMB16_S[w] with their associated signals are shown in
defined in Table 23. The control signals (WE, EN, CLK, and
SSR) on the block RAM are active High. However, optional
inverters on the control signals change the polarity of the
active edge to active Low.
Design Note
Whenever a block RAM port is enabled (ENA or
ENB = High), all address transitions must meet the data
sheet setup and hold times with respect to the port clock
(CLKA or CLKB), as shown in Table 103, page 139.This
requirement must be met even if the RAM read output is of
no interest.
X-Ref Target - Figure 32
Figure 32: Block RAM Primitives
DS312-2_03_111105
WEA
ENA
SSRA
CLKA
ADDRA[rA–1:0]
DIA[wA–pA–1:0]
DIPA[pA–1:0]
DOPA[pA–1:0]
DOA[wA–pA–1:0]
RAMB16_S
WA
_S
WB
(a) Dual-Port
(b) Single-Port
DOPB[pB–1:0]
DOB[wB–pB–1:0]
WEB
ENB
SSRB
CLKB
ADDRB[rB–1:0]
DIB[wB–pB–1:0]
DIPB[pB–1:0]
WE
EN
SSR
CLK
ADDR[r–1:0]
DI[w–p–1:0]
DIP[p–1:0]
DOP[p–1:0]
DO[w–p–1:0]
RAMB16_Sw
Notes:
1.
wA and wB are integers representing the total data path width (i.e., data bits plus parity bits) at Ports A and B, respectively.
2.
pA and pB are integers that indicate the number of data path lines serving as parity bits.
3.
rA and rB are integers representing the address bus width at ports A and B, respectively.
4.
The control signals CLK, WE, EN, and SSR on both ports have the option of inverted polarity.
相關(guān)PDF資料 |
PDF描述 |
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