參數(shù)資料
型號： XC3S1500L-4FGG456C
廠商： Xilinx Inc
文件頁數(shù)： 74/272頁
文件大小： 0K
描述： SPARTAN-3A FPGA 1.5M STD 456FBGA
產(chǎn)品變化通告： Product Discontinuation Notice 14/May/2007
標(biāo)準(zhǔn)包裝： 1
系列： Spartan®-3
LAB/CLB數(shù)： 2816
邏輯元件/單元數(shù)： 29952
RAM 位總計： 589824
輸入/輸出數(shù)： 333
門數(shù)： 1500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 456-BBGA
供應(yīng)商設(shè)備封裝： 456-FBGA
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
165
FG320: 320-lead Fine-pitch Ball Grid Array
The 320-lead fine-pitch ball grid array package, FG320, supports three different Spartan-3 devices, including the XC3S400,
the XC3S1000, and the XC3S1500. The footprint for all three devices is identical, as shown in Table 98 and Figure 50.
The FG320 package is an 18 x 18 array of solder balls minus the four center balls.
All the package pins appear in Table 98 and are sorted by bank number, then by pin name. Pairs of pins that form a
differential I/O pair appear together in the table. The table also shows the pin number for each pin and the pin type, as
defined earlier.
An electronic version of this package pinout table and footprint diagram is available for download from the Xilinx website at
Pinout Table
Table 98: FG320 Package Pinout
Bank
XC3S400, XC3S1000, XC3S1500
Pin Name
FG320
Pin Number
Type
0
IO
D9
I/O
0
IO
E7
I/O
0
IO/VREF_0
B3
VREF
0
IO/VREF_0
D6
VREF
0
IO_L01N_0/VRP_0
A2
DCI
0
IO_L01P_0/VRN_0
A3
DCI
0
IO_L09N_0
B4
I/O
0
IO_L09P_0
C4
I/O
0
IO_L10N_0
C5
I/O
0
IO_L10P_0
D5
I/O
0
IO_L15N_0
A4
I/O
0
IO_L15P_0
A5
I/O
0
IO_L25N_0
B5
I/O
0
IO_L25P_0
B6
I/O
0
IO_L27N_0
C7
I/O
0
IO_L27P_0
D7
I/O
0
IO_L28N_0
C8
I/O
0
IO_L28P_0
D8
I/O
0
IO_L29N_0
E8
I/O
0
IO_L29P_0
F8
I/O
0
IO_L30N_0
A7
I/O
0
IO_L30P_0
A8
I/O
0
IO_L31N_0
B9
I/O
0
IO_L31P_0/VREF_0
A9
VREF
0
IO_L32N_0/GCLK7
E9
GCLK
0
IO_L32P_0/GCLK6
F9
GCLK
0
VCCO_0
B8
VCCO
0
VCCO_0
C6
VCCO
0
VCCO_0
G8
VCCO
相關(guān)PDF資料
PDF描述
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IDT71V65803S150BGI8 IC SRAM 9MBIT 150MHZ 119BGA
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參數(shù)描述
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