參數(shù)資料
型號(hào)： XC2V4000-4BFG957I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 252/318頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 957FCBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 21
系列： Virtex®-II
LAB/CLB數(shù)： 5760
RAM 位總計(jì)： 2211840
輸入/輸出數(shù)： 684
門數(shù)： 4000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 957-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 957-FCBGA（40x40）
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Virtex-II Platform FPGAs: Functional Description
R
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
31
Table 22 lists fine-phase shifting control pins, when used in
variable mode.
Two separate components of the phase shift range must be
understood:
PHASE_SHIFT
attribute range
FINE_SHIFT_RANGE
DCM timing parameter range
The PHASE_SHIFT attribute is the numerator in the following
equation:
Phase Shift (ns) = (PHASE_SHIFT/256) * PERIODCLKIN
The full range of this attribute is always -255 to +255, but its
practical range varies with CLKIN frequency, as constrained
by the FINE_SHIFT_RANGE component, which represents
the total delay achievable by the phase shift delay line. Total
delay is a function of the number of delay taps used in the
circuit. Across process, voltage, and temperature, this abso-
lute range is guaranteed to be as specified under DCM Tim-
ing Parameters in Module 3.
Absolute range (fixed mode) = ± FINE_SHIFT_RANGE
Absolute range (variable mode) = ± FINE_SHIFT_RANGE/2
The reason for the difference between fixed and variable
modes is as follows. For variable mode to allow symmetric,
dynamic sweeps from -255/256 to +255/256, the DCM sets
the "zero phase skew" point as the middle of the delay line,
thus dividing the total delay line range in half. In fixed mode,
since the PHASE_SHIFT value never changes after configu-
ration, the entire delay line is available for insertion into
either the CLKIN or CLKFB path (to create either positive or
negative skew).
Taking both of these components into consideration, the fol-
lowing are some usage examples:
If PERIODCLKIN = 2 * FINE_SHIFT_RANGE, then
PHASE_SHIFT in
fixed mode is limited to ± 128, and in
variable mode it is limited to ± 64.
If PERIODCLKIN = FINE_SHIFT_RANGE, then
PHASE_SHIFT in
fixed mode is limited to ± 255, and in
variable mode it is limited to ± 128.
If PERIODCLKIN ≤ 0.5 * FINE_SHIFT_RANGE, then
PHASE_SHIFT
is limited to ± 255 in either mode.
Operating Modes
The frequency ranges of DCM input and output clocks
depend
on
the
operating
mode
specified,
either
low-frequency mode or high-frequency mode, according to
teristics in Module 3). The CLK2X, CLK2X180, CLK90, and
CLK270 outputs are not available in high-frequency mode.
High or low-frequency mode is selected by an attribute.
Figure 46: Fine-Phase Shifting Effects
CLKOUT_PHASE_SHIFT
= FIXED
CLKOUT_PHASE_SHIFT
= VARIABLE
CLKOUT_PHASE_SHIFT
= NONE
CLKIN
CLKFB
(PS/256) x PERIODCLKIN
(PS negative)
(PS/256) x PERIODCLKIN
(PS positive)
(PS/256) x PERIODCLKIN
(PS negative)
(PS/256) x PERIODCLKIN
(PS positive)
DS031_48_101201
CLKFB
Table 22: Fine-Phase Shifting Control Pins
Control Pin
Direction
Function
PSINCDEC
in
Increment or decrement
PSEN
in
Enable ± phase shift
PSCLK
in
Clock for phase shift
PSDONE
out
Active when completed
Table 23: DCM Frequency Ranges
Output Clock
Low-Frequency Mode
High-Frequency Mode
CLKIN Input
CLK Output
CLKIN Input
CLK Output
CLK0, CLK180
CLKIN_FREQ_DLL_LF
CLKOUT_FREQ_1X_LF
CLKIN_FREQ_DLL_HF
CLKOUT_FREQ_1X_HF
CLK90, CLK270
CLKIN_FREQ_DLL_LF
CLKOUT_FREQ_1X_LF
NA
CLK2X, CLK2X180
CLKIN_FREQ_DLL_LF
CLKOUT_FREQ_2X_LF
NA
CLKDV
CLKIN_FREQ_DLL_LF
CLKOUT_FREQ_DV_LF
CLKIN_FREQ_DLL_HF
CLKOUT_FREQ_DV_HF
CLKFX, CLKFX180
CLKIN_FREQ_FX_LF
CLKOUT_FREQ_FX_LF
CLKIN_FREQ_FX_HF
CLKOUT_FREQ_FX_HF
相關(guān)PDF資料
PDF描述
IDT71256SA15PZG IC SRAM 256KBIT 15NS 28TSOP
AMC43DRTN-S13 CONN EDGECARD 86POS .100 EXTEND
IDT71124S15YG8 IC SRAM 1MBIT 15NS 32SOJ
AMC43DRTH-S13 CONN EDGECARD 86POS .100 EXTEND
IDT71124S12YG8 IC SRAM 1MBIT 12NS 32SOJ
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XC2V4000-4FF1152C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
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