參數(shù)資料
| 型號： | XC2V40-4FGG256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 270/318頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-II 40K 256-FBGA |
| 產品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 90 |
| 系列： | Virtex®-II |
| LAB/CLB數(shù)： | 64 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 88 |
| 門數(shù)： | 40000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FBGA（17x17） |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
7
Virtex-II Performance Characteristics
This section provides the performance characteristics of
some common functions and designs implemented in
Virtex-II devices. The numbers reported here are worst-case
values; they have all been fully characterized. Note that
these values are subject to the same guidelines as Virtex-II
Switching Characteristics, page 9 (speed files).
Table 11 provides pin-to-pin values (in nanoseconds)
including IOB delays; that is, delay through the device from
input pin to output pin. In the case of multiple inputs and out-
puts, the worst delay is reported.
Table 12 shows internal (register-to-register) performance. Values are reported in MHz.
Table 11: Pin-to-Pin Performance
Description
Device Used & Speed Grade
Pin-to-Pin (with I/O delays)
Units
Basic Functions
16-bit Address Decoder
XC2V1000 -5
6.3
ns
32-bit Address Decoder
XC2V1000 -5
7.7
ns
64-bit Address Decoder
XC2V1000 -5
9.3
ns
4:1 MUX
XC2V1000 -5
5.7
ns
8:1 MUX
XC2V1000 -5
6.5
ns
16:1 MUX
XC2V1000 -5
6.7
ns
32:1 MUX
XC2V1000 -5
8.7
ns
Combinatorial (pad to LUT to pad)
XC2V1000 -5
5.0
ns
Memory
Block RAM
Pad to setup
1.6
ns
Clock to Pad
9.5
ns
Distributed RAM
Pad to setup
XC2V1000 -5
2.7
ns
Clock to Pad
XC2V1000 -5
5.1 (no clk skew)
ns
Table 12: Register-to-Register Performance
Description
Device Used & Speed
Grade
Register-to-Register
Performance
Units
Basic Functions
16-bit Address Decoder
XC2V1000 -5
398
MHz
32-bit Address Decoder
XC2V1000 -5
291
MHz
64-bit Address Decoder
XC2V1000 -5
274
MHz
4:1 MUX
XC2V1000 -5
563
MHz
8:1 MUX
XC2V1000 -5
454
MHz
16:1 MUX
XC2V1000 -5
414
MHz
32:1 MUX
XC2V1000 -5
323
MHz
Register to LUT to Register
XC2V1000 -5
613
MHz
相關PDF資料 |
PDF描述 |
|---|---|
| 3341-32BULK | CONN JACKSOCKET M2.5/4-40 0.50" |
| DB53750-2 | DSUB DB INTERFACIAL SEAL |
| XC3S1400A-5FTG256C | IC FPGA SPARTAN3A 1400K 256FTBGA |
| XC6SLX25-2FGG484C | IC FPGA SPARTAN 6 24K 484FGGBGA |
| 3341-17KIT | CONN JACKSOCKET #4-40 0.35" |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC2V40-5BF957C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V40-5BF957I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V40-5BG575C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V40-5BG575I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V40-5BG728C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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