參數(shù)資料
型號(hào)： XC2V40-4FG256I
廠(chǎng)商： Xilinx Inc
文件頁(yè)數(shù)： 249/318頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 256FGBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 90
系列： Virtex®-II
LAB/CLB數(shù)： 64
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 88
門(mén)數(shù)： 40000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
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Virtex-II Platform FPGAs: Functional Description
R
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
28
Global clock buffers are used to distribute the clock to some
or all synchronous logic elements (such as registers in
CLBs and IOBs, and SelectRAM blocks.
Eight global clocks can be used in each quadrant of the
Virtex-II device. Designers should consider the clock distri-
bution detail of the device prior to pin-locking and floorplan-
ning (see the Virtex-II User Guide).
Figure 40 shows clock distribution in Virtex-II devices.
In each quadrant, up to eight clocks are organized in clock
rows. A clock row supports up to 16 CLB rows (eight up and
eight down). For the largest devices a new clock row is
added, as necessary.
To reduce power consumption, any unused clock branches
remain static.
Global clocks are driven by dedicated clock buffers (BUFG),
which can also be used to gate the clock (BUFGCE) or to mul-
tiplex between two independent clock inputs (BUFGMUX).
The most common configuration option of this element is as
a buffer. A BUFG function in this (global buffer) mode, is
shown in Figure 41.
The Virtex-II global clock buffer BUFG can also be config-
ured as a clock enable/disable circuit (Figure 42), as well as
a two-input clock multiplexer (Figure 43). A functional
description of these two options is provided below. Each of
them can be used in either of two modes, selected by con-
figuration: rising clock edge or falling clock edge.
This section describes the rising clock edge option. For the
opposite option, falling clock edge, just change all "rising"
references to "falling" and all "High" references to "Low",
except for the description of the CE or S levels. The rising
clock edge option uses the BUFGCE and BUFGMUX prim-
itives. The falling clock edge option uses the BUFGCE_1
and BUFGMUX_1 primitives.
BUFGCE
If the CE input is active (High) prior to the incoming rising
clock edge, this Low-to-High-to-Low clock pulse passes
through the clock buffer. Any level change of CE during the
incoming clock High time has no effect.
Figure 39: Virtex-II Clock Distribution Configurations
Clock
Pad
Clock
Buffer
I
0
Clock Distribution
Clock
Pad
Clock
Buffer
I
0
Clock Distribution
CLKIN
CLKOUT
DCM
DS031_43_101000
Figure 40: Virtex-II Clock Distribution
8
NW
NE
SW
SE
NE
SW
SE
DS031_45_120200
8 BUFGMUX
8 max
8 BUFGMUX
16 Clocks
Figure 41: Virtex-II BUFG Function
O
I
BUFG
DS031_61_101200
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XC2V40-5BF957C 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
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