參數(shù)資料
型號： XC2V2000-4BGG575C
廠商： Xilinx Inc
文件頁數(shù)： 2/318頁
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描述： IC FPGA VIRTEX-II 2M 575-MBGA
產品變化通告： FPGA Family Discontinuation 18/Apr/2011
標準包裝： 2
系列： Virtex®-II
LAB/CLB數(shù)： 2688
RAM 位總計： 1032192
輸入/輸出數(shù)： 408
門數(shù)： 2000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 575-BBGA
供應商設備封裝： 575-BGA（31x31）
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Virtex-II Platform FPGAs: Functional Description
R
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
2
Logic Resources
IOB blocks include six storage elements, as shown in
Each storage element can be configured either as an
edge-triggered D-type flip-flop or as a level-sensitive latch.
On the input, output, and 3-state path, one or two DDR reg-
isters can be used.
Double data rate is directly accomplished by the two regis-
ters on each path, clocked by the rising edges (or falling
edges) from two different clock nets. The two clock signals
are generated by the DCM and must be 180 degrees out of
phase, as shown in Figure 3. There are two input, output,
and 3-state data signals, each being alternately clocked out.
Table 2: Supported Differential Signal I/O Standards
I/O Standard
Output
VCCO
Input
VCCO
Input
VREF
Output
VOD
LVPECL_33
3.3
N/R(1)
N/R
0.490 - 1.220
LDT_25
2.5
N/R
0.500 - 0.700
LVDS_33
3.3
N/R
0.250 - 0.400
LVDS_25
2.5
N/R
0.250 - 0.400
LVDSEXT_33
3.3
N/R
0.440 - 0.820
LVDSEXT_25
2.5
N/R
0.440 - 0.820
BLVDS_25
2.5
N/R
0.250 - 0.450
ULVDS_25
2.5
N/R
0.500 - 0.700
Notes:
1.
N/R = no requirement.
Table 3: Supported DCI I/O Standards
I/O
Standard
Output
VCCO
Input
VCCO
Input
VREF
Termination
Type
LVDCI_33(1)
3.3
N/R(4)
Series
LVDCI_DV2_33(1)
3.3
N/R
Series
LVDCI_25(1)
2.5
N/R
Series
LVDCI_DV2_25(1)
2.5
N/R
Series
LVDCI_18(1)
1.8
N/R
Series
LVDCI_DV2_18(1)
1.8
N/R
Series
LVDCI_15(1)
1.5
N/R
Series
LVDCI_DV2_15(1)
1.5
N/R
Series
GTL_DCI
1.2
0.8
Single
GTLP_DCI
1.5
1.0
Single
HSTL_I_DCI
1.5
0.75
Split
HSTL_II_DCI
1.5
0.75
Split
HSTL_III_DCI
1.5
0.9
Single
HSTL_IV_DCI
1.5
0.9
Single
HSTL_I_DCI_18
1.8
0.9
Split
HSTL_II_DCI_18
1.8
0.9
Split
HSTL_III_DCI_18
1.8
1.1
Single
HSTL_IV_DCI_18
1.8
1.1
Single
SSTL18_I_DCI(3)
1.8
0.9
Split
SSTL18_II_DCI
1.8
0.9
Split
SSTL2_I_DCI(2)
2.5
1.25
Split
SSTL2_II_DCI(2)
2.5
1.25
Split
SSTL3_I_DCI(2)
3.3
1.5
Split
SSTL3_II_DCI(2)
3.3
1.5
Split
LVDS_25_DCI
2.5
N/R
Split
LVDSEXT_25_DCI
2.5
N/R
Split
Notes:
1.
LVDCI_XX and LVDCI_DV2_XX are LVCMOS controlled
impedance buffers, matching the reference resistors or half of
the reference resistors.
2.
These are SSTL compatible.
3.
SSTL18_I is not a JEDEC-supported standard.
4.
N/R = no requirement.
Figure 2: Virtex-II IOB Block
Reg
OCK1
Reg
OCK2
Reg
ICK1
Reg
ICK2
DDR mux
Input
PAD
3-State
Reg
OCK1
Reg
OCK2
DDR mux
Output
IOB
DS031_29_100900
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PDF描述
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