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參數(shù)資料
| 型號(hào)： | XC2V1000-6FFG896C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 307/318頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-II 2M 896-FBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-II |
| LAB/CLB數(shù)： | 1280 |
| RAM 位總計(jì)： | 737280 |
| 輸入/輸出數(shù)： | 432 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 896-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 896-FCBGA |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
41
Source Synchronous Timing Budgets
This section describes how to use the parameters provided in the Source-Synchronous Switching Characteristics section to
develop system-specific timing budgets. The following analysis provides information necessary for determining Virtex-II
contributions to an overall system timing analysis; no assumptions are made about the effects of Inter-Symbol Interference
or PCB skew.
Virtex-II Transmitter Data-Valid Window (TX)
TX is the minimum aggregate valid data period for a
source-synchronous data bus at the pins of the device and
is calculated as follows:
TX = Data Period - [Jitter(1) + Duty Cycle Distortion(2) +
TCKSKEW(3) + TPKGSKEW(4)]
Notes:
1.
Jitter values and accumulation methodology to be provided in
a future release of this document. The absolute period jitter
values found in the DCM Timing Parameters section of the
particular DCM output clock used to clock the IOB FF can be
used for a best case analysis.
2.
This value depends on the clocking methodology used. See
Note1 for Table 45.
3.
This value represents the worst-case clock-tree skew
observable between sequential I/O elements. Significantly
less clock-tree skew exists for I/O registers that are close to
each other and fed by the same or adjacent clock-tree
branches. Use the Xilinx FPGA_Editor and Timing Analyzer
tools to evaluate clock skew specific to your application.
4.
These values represent the worst-case skew between any two
balls of the package: shortest flight time to longest flight time
from Pad to Ball.
Virtex-II Receiver Data-Valid Window (RX)
RX is the required minimum aggregate valid data period for
a source-synchronous data bus at the pins of the device
and is calculated as follows:
RX = [TSAMP(1) + TCKSKEW(2) + TPKGSKEW(3) ]
Notes:
1.
This parameter indicates the total sampling error of Virtex-II
DDR input registers across voltage, temperature, and process.
The characterization methodology uses the DCM to capture
the DDR input registers’ edges of operation. These
measurements include:
-
CLK0 and CLK180 DCM jitter in a quiet system
-
Worst-case duty-cycle distortion
-
DCM accuracy (phase offset)
-
DCM phase shift resolution.
These measurements do not include package or clock tree
skew.
2.
This value represents the worst-case clock-tree skew
observable between sequential I/O elements. Significantly
less clock-tree skew exists for I/O registers that are close to
each other and fed by the same or adjacent clock-tree
branches. Use the Xilinx FPGA_Editor and Timing Analyzer
tools to evaluate clock skew specific to your application.
3.
These values represent the worst-case skew between any two
balls of the package: shortest flight time to longest flight time
from Pad to Ball.
Revision History
This section records the change history for this module of the data sheet.
Date
Version
Revision
11/07/00
1.0
Early access draft.
12/06/00
1.1
Initial release.
01/15/01
1.2
Added values to the tables in the Virtex-II Performance Characteristics and Virtex-II
Switching Characteristics sections.
01/25/01
1.3
The data sheet was divided into four modules (per the current style standard).
Updated values in the Virtex-II Performance Characteristics and Virtex-II Switching
Characteristics tables.
Table 18, “Delay Measurement Methodology”
04/23/01
1.5
Updated values in the Virtex-II Performance Characteristics and Virtex-II Switching
Characteristics tables.
Skipped v1.4 to sync with other modules. Reverted to traditional double-column format.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC2V1000-5FFG896I | IC FPGA VIRTEX-II 2M 896-FBGA |
| XC5VLX50-2FF676C | IC FPGA VIRTEX-5 50K 676FBGA |
| EB43-S4R606XS | CONN EDGEBOARD DUAL 120POS 3A |
| XC5VLX50-2FFG676C | IC FPGA VIRTEX-5 50K 676-FBGA |
| RMC65DRYN-S734 | CONN EDGECARD 130PS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC2V1000-6FG256C | 制造商:XLINIX 功能描述: |
| XC2V1000-6FG256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V1000-6FG456C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet |
| XC2V1000-6FG456I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet |
| XC2V1000-6FG676C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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