參數(shù)資料
型號： XA3S250E-4VQG100I
廠商： Xilinx Inc
文件頁數(shù)： 14/37頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 250K 100-VQFP
標準包裝： 90
系列： Spartan®-3E XA
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計： 221184
輸入/輸出數(shù)： 66
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-TQFP
供應商設備封裝： 100-VQFP（14x14）
DS635 (v2.0) September 9, 2009
Product Specification
21
R
Table 21: CLB Distributed RAM Switching Characteristics
Symbol
Description
-4
Units
Min
Max
Clock-to-Output Times
TSHCKO
Time from the active edge at the CLK input to data appearing on the
distributed RAM output
-2.35
ns
Setup Times
TDS
Setup time of data at the BX or BY input before the active transition at the
CLK input of the distributed RAM
0.46
-ns
TAS
Setup time of the F/G address inputs before the active transition at the CLK
input of the distributed RAM
0.52
-ns
TWS
Setup time of the write enable input before the active transition at the CLK
input of the distributed RAM
0.40
-ns
Hold Times
TDH
Hold time of the BX, BY data inputs after the active transition at the CLK
input of the distributed RAM
0.15
-ns
TAH, TWH
Hold time of the F/G address inputs or the write enable input after the active
transition at the CLK input of the distributed RAM
0
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
-ns
Table 22: CLB Shift Register Switching Characteristics
Symbol
Description
-4
Units
Min
Max
Clock-to-Output Times
TREG
Time from the active edge at the CLK input to data appearing on the shift
register output
-4.16
ns
Setup Times
TSRLDS
Setup time of data at the BX or BY input before the active transition at the
CLK input of the shift register
0.46
-ns
Hold Times
TSRLDH
Hold time of the BX or BY data input after the active transition at the CLK
input of the shift register
0.16
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
-ns
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