FN8214.1 October 25, 2005 Figure 4. Control and Status Register Format Byte MSB LSB 80h Register Control 0 00 I1DS NV1234 I2DS ADCfiltOff 1 VRM" />
參數(shù)資料
型號： X96010V14I
廠商： Intersil
文件頁數(shù)： 3/26頁
文件大?。?/td> 0K
描述： CONDITIONER SGNL DUAL MEM & DAC
標準包裝： 95
類型： 傳感器調(diào)節(jié)器
輸入類型： 電壓
輸出類型： 電壓
接口： 2 線
電流 - 電源： 15mA
安裝類型： 表面貼裝
封裝/外殼： 14-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 14-TSSOP
包裝： 管件
11
FN8214.1
October 25, 2005
Figure 4. Control and Status Register Format
Byte
MSB
LSB
80h
Register
Control 0
00
I1DS
NV1234
I2DS
ADCfiltOff
1
VRM
Non-Volatile
81h
Control 1
Volatile or
Reserved
L1DA5
L1DA4
L1DA3
L1DA2
L1DA1
L1DA0
82h
Control 2
Volatile or
Reserved
L2DA5
L2DA4
L2DA3
L2DA2
L2DA1
L2DA0
83h
Control 3
Volatile or
D1DA7
D1DA6
D1DA5
D1DA4
D1DA3
D1DA2
D1DA1
D1DA0
Non-Volatile
84h
Control 4
Volatile or
D2DA7
D2DA6
D2DA5
D2DA4
D2DA3
D2DA2
D2DA1
D2DA0
Non-Volatile
85h
Control 5
Non-Volatile
D2DAS
L2DAS
D1DAS
L1DAS
0
86h
Control 6
Volatile
WEL
Reserved
Reserved Reserved
Reserved
87h
Status
Volatile
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
7
6
5
4
3
21
0
Name
Address
Registers in byte addresses 88h through 8Fh are reserved.
Direct Access to LUT1
Direct Access to LUT2
Direct Access to DAC1
Direct Access to DAC2
ADC Output
I1 and I2 Direction
0: Source
1: Sink
Control
1, 2, 3, 4
Volatility
0: Volatile
1: Non-
volatile
Voltage
Reference
Mode
0: Internal
1: External
Direct
Access
to DAC2
0: Disabled
1: Enabled
Direct
Access
to LUT2
0: Disabled
1: Enabled
Access
to DAC1
Access
to LUT1
0: Disabled 0: Disabled
1: Enabled
Write
Enable
Latch
0: Write
Disabled
1: Write
Enabled
ADC
0: On
1: Off
filtering
Register bits shown as 0 or 1 should always use those values for proper operation.
X96010
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PDF描述
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參數(shù)描述
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