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參數(shù)資料
| 型號(hào)： | W83627UHG |
| 廠商： | Nuvoton Technology Corporation of America |
| 文件頁數(shù)： | 32/240頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC I/O CONTROLLER 128-QFP |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 應(yīng)用： | PC，PDA |
| 接口： | LPC |
| 電源電壓： | 3.3V，5V |
| 封裝/外殼： | 128-XFQFN |
| 供應(yīng)商設(shè)備封裝： | 128-QFP（14x20） |
| 包裝： | 管件 |
| 安裝類型： | 表面貼裝 |
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W83627UHG
Publication Release Date: March 24, 2008
-112-
Revision 1.44
BIT 7
BIT 6
RX FIFO INTERRUPT ACTIVE LEVEL (BYTES)
0
1
04
1
0
08
1
14
10.2.6 Interrupt Status Register (ISR) (Read only)
This register reflects the UART interrupt status.
BIT
7
6
5
4
3
2
1
0
NAME
FIFOS ENABLED
INTERRUPT
STATUS
BIT 2
INTERRUPT
STATUS
BIT 1
INTERRUPT
STATUS
BIT 0
0 IF
INTERRUPT
PENDING
DEFAULT
0
1
BIT
DESCRIPTION
7-6
FIFOS ENABLED.
Set to logical 1 when UFR, bit 0 = 1.
5
0
4
0
3
INTERRUPT STATUS BIT 2.
In 16450 mode, this bit is logical 0. In 16550 mode, bits 3
and 2 are set to logical 1 when a time-out interrupt is pending. Please see the table
below.
2
INTERRUPT STATUS BIT 1.
1
INTERRUPT STATUS BIT 0.
These two bits identify the priority level of
the pending interrupt, as shown in the table
below.
0
0 IF INTERRUPT PENDING.
This bit is logic 1 if there is no interrupt pending. If one of
the interrupt sources has occurred, this bit is set to logical 0.
ISR
INTERRUPT SET AND FUNCTION
Bit
3
Bit
2
Bit
1
Bit
0
Interrupt
priority
Interrupt Type
Interrupt Source
Clear Interrupt
0
1
-
No Interrupt pending
-
0
1
0
First
UART Receive
Status
1. OER = 1
2. PBER =1
3. NSER = 1 4. SBD = 1
Read USR
0
1
0
Second
RBR Data Ready
1. RBR data ready
2. FIFO interrupt active level
reached
1. Read RBR
2. Read RBR until FIFO
data under active level
1
0
Second
FIFO Data Timeout
Data present in RX FIFO for 4
characters period of time since last
access of RX FIFO.
Read RBR
0
1
0
Third
TBR Empty
TBR empty
1. Write data into TBR
2. Read ISR (if priority is
third)
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