參數(shù)資料
型號(hào)： UPSD3424
廠商： 意法半導(dǎo)體
英文描述： High Speed CMOS Logic Non-Inverting Octal Buffer/Line Drivers with 3-State Outputs 20-SOIC -55 to 125
中文描述： Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器
文件頁(yè)數(shù)： 166/264頁(yè)
文件大?。?/td> 4320K
代理商： UPSD3424
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uPSD34xx - PSD MODULE
166/264
Table 101. uPSD34xx Memory Configuration
Runtime Control Registers, csiop.
A block of
256 bytes is decoded inside the PSD Module for
module
control
and
106., page 176
). The base address of these 256
locations is referred to in this data sheet as csiop
(Chip Select I/O Port), and is selected by the De-
code PLD output signal, CSIOP. The csiop regis-
ters are always viewed by the 8032 as XDATA,
and are accessed with RD and WR signals. The
address range of csiop is specified using PSDsoft
Express where the user only has to specify an ad-
dress range of 256 bytes, and then the RD or WR
signals are automatically activated for the speci-
fied range. Individual registers within this block are
accessed with an offset from the specified csiop
base address. 39 registers are used out of the 256
locations to control the output state of I/O pins, to
read I/O pins, to set the memory page, to control
8032 program and data address space, to control
power management, to READ/WRITE macrocells
inside the General PLD, and other functions during
runtime. Unused locations within csiop are re-
served and should not be accessed.
Memory Page Register.
8032 MCU architecture
has an inherent size limit of 64K bytes in either
program address space or XDATA space. Some
uPSD34xx devices have much more memory that
64K, so special logic such as this page register is
needed to access the extra memory. This 8-bit
page register (Figure
63
) can be loaded and read
by the 8032 at runtime as one of the csiop regis-
ters. Page register outputs feed directly into both
PLDs creating extended address signals used to
“page” memory beyond the 64K byte limit (pro-
gram space or XDATA). Most 8051 compilers di-
rectly support memory paging, also known as
memory banking. If memory paging is not needed,
or if not all eight page register bits are needed for
memory paging, the remaining bits may be used in
the General PLD for general logic. Page Register
outputs are cleared to logic ’0’ at reset and power-
up.
status
(see
Table
Programmable Logic (PLDs) .
The uPSD34xx
contains two PLDs (
Figure 74., page 188
) that
may optionally run in Turbo or Non-Turbo mode.
PLDs operate faster (less propagation delay)
while in Turbo mode but consume more power
than in Non-Turbo mode. Non-Turbo mode allows
the PLDs to go to standby automatically when no
PLD inputs are changing to conserve power.
The logic configuration (from equations) of both
PLDs is stored with non-volatile Flash technology
and the logic is active upon power-up. PLDs may
NOT be programmed by the 8032, PLD program-
ming only occurs through the JTAG interface.
Figure 63. Memory Page Register
Device
Main Flash Memory
Secondary Flash Memory
SRAM
Total
Flash Size
(bytes)
Individual
Sector Size
(bytes)
Number of
Sectors (Sector
Select Signal)
Total
Flash Size
(bytes)
Individual
Sector Size
(bytes)
Number of
Sectors (Sector
Select Signal)
SRAM
Size
(bytes)
uPSD3422
64K
16K
4 (FS0-3)
32K
8K
4 (CSBOOT0-3)
4K
uPSD3433
128K
16K
8 (FS0-7)
32K
8K
4 (CSBOOT0-3)
8K
uPSD3434
256K
32K
8 (FS0-7)
32K
8K
4 (CSBOOT0-3)
8K
8032
Data
Bus
Load or
Read via
csiop +
offset E0h
D0
D7
D6
D5
D4
D3
D2
D1
Q0
Q1
Q7
Q6
Q5
Q4
Q3
Q2
DPLD
and
GPLD
Page
Register
Chip-
Selects
and
General
Logic
RST
(PSD Module Reset)
RST
PGR0-7
AI09172
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PDF描述
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UPSD3433EB40U6 功能描述:8位微控制器 -MCU uPSD34x Turbo Plus Fast Turbo 8032 MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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