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參數(shù)資料
| 型號： | uPSD3234A-24T6T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core |
| 中文描述： | 閃存可編程系統(tǒng)設(shè)備與8032微控制器內(nèi)核 |
| 文件頁數(shù)： | 71/170頁 |
| 文件大小： | 2717K |
| 代理商： | UPSD3234A-24T6T |
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71/170
uPSD3234A, uPSD3234BV, uPSD3233B, uPSD3233BV
I
2
C INTERFACE
There are two serial I
2
C ports implemented in the
uPSD323X Devices.
The serial port supports the twin line I
2
C-bus, con-
sists of a data line (SDAx) and a clock line (SCLx).
Depending on the configuration, the SDA and SCL
lines may require pull-up resistors.
SDA1, SCL1: the serial port line for DDC
Protocol
SDA2, SCL2: the serial port line for general
I
2
C bus connection
In both I
2
C interfaces, these lines also function as
I/O port lines as follows.
SDA1 / P4.0, SCL1 / P4.1, SDA2 / P3.6, SCL2
/ P3.7
The system is unique because data transport,
clock generation, address recognition and bus
control arbitration are all controlled by hardware.
■
■
■
The I
2
C serial I/O has complete autonomy in byte
handling and operates in 4 modes.
Master transmitter
Master receiver
Slave transmitter
Slave receiver
These functions are controlled by the SFRs.
SxCON: the control of byte handling and the
operation of 4 mode.
SxSTA: the contents of its register may also
be used as a vector to various service
routines.
SxDAT: data shift register.
SxADR: slave address register. Slave address
recognition is performed by On-Chip H/W.
■
■
■
■
■
■
■
■
Figure 39. Block Diagram of the I
2
C Bus Serial I/O
Table 50. Serial Control Register (SxCON: S1CON, S2CON)
7
6
5
4
3
2
1
0
CR2
ENII
STA
STO
ADDR
AA
CR1
CR0
AI06649
SCLx
SDAx
Bus Clock Generator
Arbitration and Sync. Logic
Shift Register
Status Register
7
0
Slave Address
7
0
Control Register
7
0
7
0
I
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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