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參數(shù)資料
| 型號： | UPD78F1225GB-GAG-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 830/1067頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 78K0R/LX3 52-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | 78K0R/Ix3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 40MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設(shè)備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 40 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 3K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 11x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 52-LQFP |
| 包裝： | 托盤 |
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CHAPTER 14 SERIAL INTERFACE IICA
User’s Manual U19678EJ1V1UD
783
14.5.2 Addresses
The address is defined by the 7 bits of data that follow the start condition.
An address is a 7-bit data segment that is output in order to select one of the slave devices that are connected to
the master device via the bus lines. Therefore, each slave device connected via the bus lines must have a unique
address.
The slave devices include hardware that detects the start condition and checks whether or not the 7-bit address
data matches the data values stored in the slave address register (SVA). If the address data matches the SVA values,
the slave device is selected and communicates with the master device until the master device generates a start
condition or stop condition.
Figure 14-16. Address
SCL0
SDA0
INTIICA
12
3
4
56
7
8
9
A6
A5
A4
A3
A2
A1
A0
R/W
Address
Note
INTIICA is not issued if data other than a local address or extension code is received during slave device
operation.
Addresses are output when a total of 8 bits consisting of the slave address and the transfer direction described in
14.5.3 Transfer direction specification are written to the IICA shift register (IICA). The received addresses are
written to IICA.
The slave address is assigned to the higher 7 bits of IICA.
14.5.3 Transfer direction specification
In addition to the 7-bit address data, the master device sends 1 bit that specifies the transfer direction.
When this transfer direction specification bit has a value of “0”, it indicates that the master device is transmitting
data to a slave device. When the transfer direction specification bit has a value of “1”, it indicates that the master
device is receiving data from a slave device.
Figure 14-17. Transfer Direction Specification
SCL0
SDA0
INTIICA
12
3
4
56
7
8
9
A6
A5
A4
A3
A2
A1
A0
R/W
Transfer direction specification
Note
INTIICA is not issued if data other than a local address or extension code is received during slave device
operation.
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