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參數(shù)資料
| 型號： | UPD78F1168AGF-GAS-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 834/966頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 78K0R/KX3 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | 78K0R/Kx3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設(shè)備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 83 |
| 程序存儲器容量： | 512KB（512K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 30K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x10b; D/A 2x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤 |
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CHAPTER 3 CPU ARCHITECTURE
User’s Manual U17894EJ9V0UD
83
Table 3-5. SFR List (4/5)
Manipulable Bit Range
Address
Special Function Register (SFR) Name
Symbol
R/W
1-bit
8-bit
16-bit
After Reset
FFFB0H
DMA SFR address register 0
DSA0
R/W
√
00H
FFFB1H
DMA SFR address register 1
DSA1
R/W
√
00H
FFFB2H
DMA RAM address register 0L
DRA0L
R/W
√
00H
FFFB3H
DMA RAM address register 0H
DRA0H
DRA0
R/W
√
00H
FFFB4H
DMA RAM address register 1L
DRA1L
R/W
√
00H
FFFB5H
DMA RAM address register 1H
DRA1H
DRA1
R/W
√
00H
FFFB6H
DMA byte count register 0L
DBC0L
R/W
√
00H
FFFB7H
DMA byte count register 0H
DBC0H
DBC0
R/W
√
00H
FFFB8H
DMA byte count register 1L
DBC1L
R/W
√
00H
FFFB9H
DMA byte count register 1H
DBC1H
DBC1
R/W
√
00H
FFFBAH
DMA mode control register 0
DMC0
R/W
√
00H
FFFBBH
DMA mode control register 1
DMC1
R/W
√
00H
FFFBCH
DMA operation control register 0
DRC0
R/W
√
00H
FFFBDH
DMA operation control register 1
DRC1
R/W
√
00H
FFFBEH
Back ground event control register
BECTL
R/W
√
00H
FFFC0H
PFCMD
Note
Undefined
FFFC2H
PFS
Note
Undefined
FFFC4H
FLPMC
Note
Undefined
FFFD0H
Interrupt request flag register 2L
IF2L
R/W
√
00H
FFFD1H
Interrupt request flag register 2H
IF2H
IF2
R/W
√
00H
FFFD4H
Interrupt mask flag register 2L
MK2L
R/W
√
FFH
FFFD5H
Interrupt mask flag register 2H
MK2H
MK2
R/W
√
FFH
FFFD8H
Priority specification flag register 02L
PR02L
R/W
√
FFH
FFFD9H
Priority specification flag register 02H
PR02H
PR02
R/W
√
FFH
FFFDCH
Priority specification flag register 12L
PR12L
R/W
√
FFH
FFFDDH
Priority specification flag register 12H
PR12H
PR12
R/W
√
FFH
FFFE0H
Interrupt request flag register 0L
IF0L
R/W
√
00H
FFFE1H
Interrupt request flag register 0H
IF0H
IF0
R/W
√
00H
FFFE2H
Interrupt request flag register 1L
IF1L
R/W
√
00H
FFFE3H
Interrupt request flag register 1H
IF1H
IF1
R/W
√
00H
FFFE4H
Interrupt mask flag register 0L
MK0L
R/W
√
FFH
FFFE5H
Interrupt mask flag register 0H
MK0H
MK0
R/W
√
FFH
FFFE6H
Interrupt mask flag register 1L
MK1L
R/W
√
FFH
FFFE7H
Interrupt mask flag register 1H
MK1H
MK1
R/W
√
FFH
FFFE8H
Priority specification flag register 00L
PR00L
R/W
√
FFH
FFFE9H
Priority specification flag register 00H
PR00H
PR00
R/W
√
FFH
FFFEAH
Priority specification flag register 01L
PR01L
R/W
√
FFH
FFFEBH
Priority specification flag register 01H
PR01H
PR01
R/W
√
FFH
FFFECH
Priority specification flag register 10L
PR10L
R/W
√
FFH
FFFEDH
Priority specification flag register 10H
PR10H
PR10
R/W
√
FFH
Note
Do not directly operate this SFR, because it is to be used in the self programming library.
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