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參數(shù)資料
| 型號： | UPD78044H |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash |
| 中文描述： | 8位微控制器與2/4/8K字節(jié)在系統(tǒng)可編程閃存 |
| 文件頁數(shù)： | 284/472頁 |
| 文件大小： | 4896K |
| 代理商： | UPD78044H |
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284
Chapter 16
CAN Controller
User’s Manual U16504EE1V1UD00
16.13.2 DCAN Error Status Register
This register shows the status of the DCAN.
CANES has to be set with an 8-bit memory manipulation instruction.
RESET input sets CANES to 00H.
The RESET sets the INIT-bit in CANC register, therefore CANES will be read as 08H after RESET
release.
Figure 16-39:
CAN Error Status Register (1/3)
Remark:
BOFF, RECS, TECS and INITSTATE are read only bits.
Caution:
Don’t use bit operations on this SFR.
The VALID, WAKE and OVER bits have a special behavior during CPU write
operations:
Writing a “0” to them do not change them.
Writing an “1” clears the associated bit.
This avoids any timing conflicts between CPU access and internal activities. An
internal set condition of a bit overrides a CPU clear request at the same time.
BOFF is cleared after receiving 128 x 11 bits recessive state (Bus idle) or by issuing a hard DCAN reset
with the TLRES bit in the MCNTn register
Note
.
An interrupt is generated when the BOFF bit changes its value.
RECS is updated after each reception.
An interrupt is generated when RECS changes its value.
Note:
Issuing TLRES bit may violate the minimum recovery time as defined in ISO-11898.
Symbol
7
6
5
4
3
2
1
0
Address
After
Reset
00H
CANES
BOFF
R
RECS
R
TECS
R
0
R
INITSTATE
R
VALID
R/W
WAKE
R/W
OVER
R/W
FFB4H
BOFF
Bus Off Flag
0
Transmission error counter
≤
255
1
Transmission error counter > 255
RECS
Reception error counter status
0
Reception error counter <
96
Reception error counter
≥
96 / Warning level for error passive reached
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