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參數(shù)資料
| 型號(hào)： | UPD780328 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash |
| 中文描述： | 8位微控制器與2/4/8K字節(jié)在系統(tǒng)可編程閃存 |
| 文件頁(yè)數(shù)： | 298/472頁(yè) |
| 文件大小： | 4896K |
| 代理商： | UPD780328 |
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Chapter 16
CAN Controller
User’s Manual U16504EE1V1UD00
An error during the transmission does not influence the transmit request status. The DCAN will auto-
matically retry the transfer.
Cautions: 1. The bits are cleared when the INIT bit in CANC is set. A transmission already
started will be finished but not retransmitted in case of an error.
2. Writing a 0 to TXRQ0 bit has no influence.
3. Do not use bit operations on this register.
4. Do not change data in transmit buffer when the corresponding TXRQ bit is set.
16.15.2 Receive Control
The receive message register mirrors the current status of the first 8 receive buffers. Each buffer has
one status bit in this register. This bit is always set when a new message is completely stored out of the
shadow buffer into the associated buffer. The CPU can easily find the last received message during
receive interrupt handling. The bits in this register always correspond to the DN bit in the data buffers.
They are cleared when the CPU clears the DN bit in the data buffer. The register itself is read only.
(1)
Receive message register
This register shows receptions of messages of the DCAN-module. More than one bit set is possi-
ble.
RMES can be read with a 1-bit or an 8-bit memory manipulation instruction.
RESET input sets RMES to 00H.
Figure 16-46:
Receive Message Register
This register is read only and it is cleared when the INIT bit in CANC register is set.
DN0 bit has no meaning when receive buffer 0 is configured for mask operation in the mask control
register.
DN2 bit has no meaning when receive buffer 2 is configured for mask operation in the mask control
register.
Symbol
RMES
7
6
5
4
3
2
1
0
Address
FFB2H
After Reset
00H
DN7
R
DN6
R
DN5
R
DN4
R
DN3
R
DN2
R
DN1
R
DN0
R
DN
Data New Bit for Message n (n = 0...7)
0
No message received on message n or CPU has cleared DN
bit in message n
1
Data received in message n that was not acknowledged by the
CPU
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