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參數(shù)資料
| 型號(hào)： | UPD780204 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 209/418頁(yè) |
| 文件大?。?/td> | 2496K |
| 代理商： | UPD780204 |
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CHAPTER 13 SERIAL INTERFACE CHANNEL 0
209
User
’
s Manual U11302EJ4V0UM
(1) Serial I/O shift register 0 (SIO0)
This is an 8-bit register used to carry out parallel/serial conversion and serial transmission/reception (shift
operations) in synchronization with the serial clock.
SIO0 is set with an 8-bit memory manipulation instruction.
When bit 7 (CSIE0) of serial operating mode register 0 (CSIM0) is 1, writing data to SIO0 starts serial
operation.
In transmission, data written to SIO0 is output to the serial output (SO0) or serial data bus (SB0/SB1).
In reception, data is read from the serial input (SI0) or SB0/SB1 to SIO0.
The bus configuration in SBI mode and 2-wire serial I/O mode enables the pin to function as both an input
and output pin. Thus, when a device is receiving, write FFH to SIO0 in advance (except when address
reception is carried out by setting bit 5 (WUP) of CSIM0 to 1).
In the SBI mode, the busy state can be cleared by writing data to SIO0. In this case, bit 7 (BSYE) of
the serial bus interface control register (SBIC) is not cleared to 0.
RESET input makes SIO0 undefined.
(2) Slave address register (SVA)
This is an 8-bit register used to set the slave address value for connection of a slave device to the serial
bus. This register is not used in the 3-wire serial I/O mode.
SVA is set with an 8-bit memory manipulation instruction.
The master device outputs a slave address to the connected slave devices for selection of a particular
slave device. These two data (the slave address output from the master device and the SVA value) are
compared by the address comparator. If they match, the slave device has been selected. In that case,
bit 6 (COI) of serial operating mode register 0 (CSIM0) becomes 1.
Address comparison can also be executed on the data of the LSB-masked higher 7 bits by setting bit
4 (SVAM) of the interrupt timing specification register (SINT) to 1.
If no matching is detected in address reception, bit 2 (RELD) of the serial bus interface control register
(SBIC) is cleared to 0. The wakeup function can be used by setting bit 5 (WUP) of CSIM0 to 1. In this
case, the interrupt request signal (INTCSI0) is generated only when the slave address output by the
master matches the value of SVA, and it can be ascertained by this interrupt request that the master is
requesting communication. If bit 5 (SIC) of the interrupt timing specification register (SINT) is set to 1,
the wakeup function cannot be used even if WUP is set to 1 (an interrupt request signal is generated when
bus release is detected). To use the wakeup function, clear SIC to 0.
Further, an error can be detected by using SVA when the device transmits data as a master or slave device
in the SBI or 2-wire serial I/O mode.
RESET input makes SVA undefined.
(3) SO0 latch
This latch holds the SI0/SB0/P25 and SO0/SB1/P26 pin levels. It can be directly controlled by software.
In the SBI mode, this latch is set at the end of the 8th serial clock.
(4) Serial clock counter
This counter counts the serial clocks to be output and input during transmission/reception and checks
whether 8-bit data has been transmitted/received.
(5) Serial clock controller
This circuit controls serial clock supply to serial I/O shift register 0 (SIO0). When the internal system
clock is used, the circuit also controls clock output to the SCK0/P27 pin.
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