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參數(shù)資料
| 型號： | UPD70F3750GK-GAK-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 181/191頁 |
| 文件大小： | 0K |
| 描述： | MCU 32BIT V850ES/HX3 80-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | V850ES/Hx3 |
| 核心處理器： | V850ES |
| 芯體尺寸： | 32-位 |
| 速度： | 32MHz |
| 連通性： | CSI，I²C，UART/USART |
| 外圍設(shè)備： | DMA，LVD，PWM，WDT |
| 輸入/輸出數(shù)： | 67 |
| 程序存儲器容量： | 256KB（256K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 16K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-LQFP |
| 包裝： | 托盤 |
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CHAPTER 3 CPU FUNCTION
User’s Manual U18854EJ2V0UD
67
3.2.2
System register set
The system registers control the status of the CPU and hold interrupt information.
These registers can be read or written by using system register load/store instructions (LDSR and STSR), using
the system register numbers listed below.
Table 3-2. System Register Numbers
Operand Specification
System
Register
Number
System Register Name
LDSR Instruction STSR Instruction
0
Interrupt status saving register (EIPC)
Note 1
√
1
Interrupt status saving register (EIPSW)
Note 1
√
2
NMI status saving register (FEPC)
Note 1
√
3
NMI status saving register (FEPSW)
Note 1
√
4
Interrupt source register (ECR)
×
√
5
Program status word (PSW)
√
6 to 15
Reserved for future function expansion (operation is not guaranteed if these
registers are accessed)
×
16
CALLT execution status saving register (CTPC)
√
17
CALLT execution status saving register (CTPSW)
√
18
Exception/debug trap status saving register (DBPC)
√Note 2
19
Exception/debug trap status saving register (DBPSW)
√Note 2
20
CALLT base pointer (CTBP)
√
21 to 31
Reserved for future function expansion (operation is not guaranteed if these
registers are accessed)
×
Notes 1. Because only one set of these registers is available, the contents of these registers must be saved by
program if multiple interrupts are enabled.
2. These registers can be accessed only during the interval between the execution of the DBTRAP
instruction or illegal opcode and the DBRET instruction.
Caution
Even if EIPC or FEPC, or bit 0 of CTPC is set to 1 by the LDSR instruction, bit 0 is ignored when
execution is returned to the main routine by the RETI instruction after interrupt servicing (this is
because bit 0 of the PC is fixed to 0). Set an even value to EIPC, FEPC, and CTPC (bit 0 = 0).
Remark
√: Can be accessed
×: Access prohibited
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