- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄379499 > UPD4564323G5-A80-9JH (NEC Corp.) 64M-bit Synchronous DRAM 4-bank, LVTTL PDF資料下載
參數(shù)資料
| 型號(hào)： | UPD4564323G5-A80-9JH |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 64M-bit Synchronous DRAM 4-bank, LVTTL |
| 中文描述： | 6400位同步DRAM 4銀行，LVTTL |
| 文件頁(yè)數(shù)： | 28/84頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | UPD4564323G5-A80-9JH |
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Data Sheet M14376EJ2V0DS00
28
μ
PD4564323 for Rev.
E
11.4 Read to Write Command Interval
During a read cycle, READ can be interrupted by WRITE.
The Read and Write command interval is 1 cycle minimum. There is a restriction to avoid data conflict. The Data
bus must be Hi-Z using DQM before WRITE.
D1
D2
D3
D4
Read
DQ
Command
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
Burst length = 4
Write
DQM
Hi-Z
1cycle
READ can be interrupted by WRITE. DQM must be High at least 3 clocks prior to the Write command.
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
Burst length = 8
T9
Q1
Q2
Q3
Read
DQ
Command
D1
D2
D3
Write
DQM
Hi-Z is
necessary
Q1
Q2
Read
DQ
Command
D1
D2
D3
Write
DQM
Hi-Z is
necessary
/CAS latency = 2
/CAS latency = 3
相關(guān)PDF資料 |
PDF描述 |
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