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List of Tables
Title
Table
Page
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2–10 Pixel Clock PLL Frequency Selection
2–11 MCLK PLL Registers
2–12 MCLK/Loop Clock Control Register
2–13 Loop Clock PLL Registers
2–14 Loop Clock PLL Settings for Packed-24 Modes
2–15 Byte Router Control Register
2–16 Multiplex Mode and Bus-Width Selection
2–17 Pseudo-Color Mode Pixel-Latching Sequence
2–18 Packed-24 Format (R–G–B Mode)
2–19 Packed-24 Format (B–G–R Mode)
2–20 Direct-Color Mode Pixel-Latching Sequence (Little-Endian)
2–21 Direct-Color Mode Pixel-Latching Sequence (Big-Endian)
2–22 General Purpose I/O Registers
2–23 General-Control Register
2–24 Miscellaneous-Control Register
2–25 Indirect Cursor-Control Register
2–26 Direct Cursor-Control Register
2–27 Latch-Control Register
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2–28 Color-Key Control Register
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2–29 CRC Bit Select Register
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Direct Register Map
Indirect Register Map (Extended Registers)
Allocation of Palette-Page Register Bits
Color Register Address Format
Clock-Selection Register Bits CSR(2–0)
PLL Top Level Registers
PLL Address Register
PLL Data Register Pointer Format
Pixel Clock PLL Registers
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