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參數(shù)資料
| 型號(hào)： | TVP3030-220 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Video Interface PALETTE Exract(1600×1200，24位真彩色視頻接口調(diào)色器) |
| 中文描述： | 視頻接口調(diào)色板Exract（1600 × 1200,24位真彩色視頻接口調(diào)色器） |
| 文件頁數(shù)： | 71/107頁 |
| 文件大?。?/td> | 689K |
| 代理商： | TVP3030-220 |
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3–5
3.6 Switching Characteristics
PARAMETER
TVP3030-175
MIN
TYP
TVP3030-220
MIN
TYP
TVP3030-250
MIN
TYP
UNIT
MAX
MAX
MAX
SCLK/RCLK frequency
(see Note 7)
85
85
85
MHz
ten1
Enable time, RD low to
D(7–0) valid
40
40
40
ns
tdis1
Disable time, RD high to
D(7–0) disabled
17
17
17
ns
tv1
Valid time, D(7–0) valid
after RD high
5
5
5
ns
td1
Delay time, RD low to
D(7–0) starting to turn on
5
5
5
ns
td2
Delay time, CLK0 to
DOTCLK (internal signal)
high/low
7
7
7
ns
td3
Delay time, SCLK high/low
to RCLK high/low (see
Notes 8, 9, and 10)
1
2
4
1
2
4
1
2
4
ns
td6
Analog output settling
time(seeNote 11)
5
5
4
ns
tr
Analog output rise time
(see Note 12)
2
2
2
ns
Analog output skew
7. SCLK can drive an output capacitive load up to 60 pF. The worst-case transition time between the 10% and
90% levels is less than 4 ns (typical 3 ns). RCLK can drive output capacitive loads up to 15 pF, with worst
case transition times between 10% and 90% levels less than 4 ns (typical 3 ns).
8. The SCLK delay time to RCLK depends on the load that the signals drive. This parameter is measured with
an RCLK load of 15 pF and SCLK load of 60 pF.
9. In SCLK mode, RCLK is delayed from SCLK in such a way that when RCLK is connected to LCLK, the
VRAM serial output hold time is used.
10. This parameter applies when SCLK is used.
11. Measured from 50% point of full scale transition to output settling, within
±
1 LSB (settling time does not
include clock and data feedthrough).
12. Measured between 10% and 90% of full scale transition.
0
2
0
2
0
2
ns
NOTES:
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