參數(shù)資料
型號： TRF3750IPWRG4
廠商： Texas Instruments
文件頁數(shù)： 10/37頁
文件大小： 0K
描述： IC SYNTHESIZER PLL FREQ 16-TSSOP
標準包裝： 2,000
類型： PLL 頻率合成器
PLL： 無
輸入： 時鐘
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 2:1
差分 - 輸入:輸出： 是/無
頻率 - 最大： 2.4GHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 16-TSSOP
包裝： 帶卷 (TR)
配用： TRF3750T-1900EVM-ND - TRF3750T-1900EVM
TRF3750Q1900EVM-ND - TRF3750Q1900EVM
296-20836-ND - EVALUATION MOD FOR CDCM7005-QFN
296-20835-ND - EVALUATION MOD FOR CDCM7005-BGA
296-20834-ND - EVALUATION MOD FOR CDC7005-QFN
TRF3750
SLWS146B MARCH 2004 REVISED AUGUST 2007
www.ti.com
18
Latch Description
Table 3. R Counter Latch
DB0
DB1
Control
Bits
C1(0)
C2(0)
DB2
R1
DB3
R2
DB4
R3
DB5
R4
DB6
R5
DB7
R6
DB8
R7
DB9
R8
DB11
R10
DB10
R9
DB12
R11
DB13
R12
DB14
R13
DB15
R14
14-Bit Reference Counter, R
DB16
ABP1
DB17
ABP2
Anti
Backlash
Pulse Width
DB22
DLY
DB23
X
Reserved
DB21
SYNC
DB18
T1
DB19
T2
Test
Mode
Bits
Lock
Detect
Precision
DB20
LDP
Divide
Ratio
1
R1
1
R2
0
R3
0
R12
0
R13
0
R14
0
2
0
1
0
3
1
0
4
0
1
0
16380
0
1
16381
0
1
16382
1
16383
1
Set to 00
AntiBacklash Pulse Width
3 ns
ABP1
0
ABP2
0
1.5 ns
1
0
6 ns
0
1
3 ns
1
Operation
3 contiguous cycles of phase delay < 15 ns
must occur before Lock Detect is set.
LDP
0
1
5 contiguous cycles of phase delay < 15 ns
must occur before Lock Detect is set.
Operation
Normal operation
SYNC
0
1
Prescaler resynchronized with nondelayed
form of RF input
DLY
0
Normal operation
0
1
Prescaler resynchronized with delayed form
of RF input
1
0
1
X = Don’t Care
相關PDF資料
PDF描述
MS3112E18-30S CONN RCPT 30POS BOX MOUNT W/SCKT
TRF3750IPWR IC SYNTHESIZER PLL FREQ 16-TSSOP
MS27473E22F35SB CONN PLUG 100POS STRAIGHT W/SCKT
M83723/78W20287 CONN PLUG 28POS STRAIGHT W/PINS
M83723/78W20286 CONN PLUG 28POS STRAIGHT W/PINS
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參數(shù)描述
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