參數(shù)資料
型號： TPS3613-25DGST
英文描述： Analog IC
中文描述： 模擬IC
文件頁數(shù)： 14/16頁
文件大?。?/td> 214K
代理商： TPS3613-25DGST
TPS3600D20, TPS3600D33, TPS3600D50
BATTERY-BACKUP SUPERVISORS FOR LOW-POWER PROCESSORS
SLVS336 – DECEMBER 2000
14
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
timing requirements at R
L
= 1 M
, C
L
= 50 pF, T
A
= –40
°
C to 85
°
C
PARAMETER
TEST CONDITIONS
MIN
TYP
MAX
UNIT
μ
s
VDD
MR
WDI
VIH = VIT + 0.2 V, VIL = VIT – 0.2 V
6
tw
Pulse width
VDD > VIT + 0.2 V, VIL = 0.3 x VDD, VIH = 0.7 x VDD
+ 0 2 V V
0 3 x V
0 7 x V
100
ns
switching characteristics at R
L
= 1 M
, C
L
= 50 pF, T
A
= –40
°
C to 85
°
C
PARAMETER
TEST CONDITIONS
VDD
≥
VIT + 0.2 V,
MR
≥
0.7 x VDD,
See timing diagram
MIN
TYP
MAX
UNIT
td
Delay time
60
100
140
ms
t(tout)
Watchdog time-out
VDD > VIT + 0.2 V,
See timing diagram
0.48
0.8
1.12
s
tPLH
Propagation (delay) time,
low-to-high-level output
50% RESET to 50% CEOUT
VOUT = VIT
15
μ
s
VDD to RESET
VIL = VIT – 0.2 V,
VIH = VIT + 0.2 V
VIL = V(PFI) – 0.2 V,
VIH = V(PFI) + 0.2 V
VDD
≥
VIT + 0.2 V,
VIL = 0.3 x VDD,
VIH = 0.7 x VDD
VDD < 1.8 V
VDD < 3.3 V
VDD < 5 V
VIL = V(BAT) – 0.2 V,
VIH = V(BAT) + 0.2 V,
V(BAT) < VIT
2
5
μ
s
PFI to PFO
3
5
μ
s
tPHL
Propagation (delay) time,
high-to-low-level output
MR to RESET
0.1
1
μ
s
50% CEIN t 50% CEOUT
50% CEIN to 50% CEOUT
CL = 50 pF only (see Note 6)
5
15
ns
1.6
5
ns
1
3
ns
Transition time
VDD to BATTON
3
μ
s
NOTE 6: Assured by design.
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PDF描述
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