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參數(shù)資料
| 型號： | TMX320LF2407APGES |
| 英文描述： | INSUL WASHER 10 PR |
| 中文描述： | 數(shù)字信號處理器| 16位|的CMOS | QFP封裝| 144Pin支持|塑料 |
| 文件頁數(shù)： | 93/132頁 |
| 文件大?。?/td> | 1707K |
| 代理商： | TMX320LF2407APGES |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁當前第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁
.
.
.
S
–
–
P
–
1
9
SPI MASTER MODE TIMING PARAMETERS
SPI master mode timing information is listed in the following tables.
SPI master mode external timing parameters (clock phase = 0)
(see Figure 40)
NO.
SPI WHEN (SPIBRR + 1) IS EVEN
OR SPIBRR = 0 OR 2
SPI WHEN (SPIBRR + 1)
IS ODD AND SPIBRR > 3
UNIT
MIN
MAX
MIN
MAX
1
tc(SPC)M
Cycle time, SPICLK
4tc(CO)
128tc(CO)
5tc(CO)
127tc(CO)
ns
2
§
tw(SPCH)M
Pulse duration, SPICLK high
(clock polarity = 0)
0.5tc(SPC)M
–
10
0.5tc(SPC)M
0.5tc(SPC)M
–
0.5tc(CO)
–
10
0.5tc(SPC)M
–
0.5tc(CO)
ns
tw(SPCL)M
Pulse duration, SPICLK low
(clock polarity = 1)
0.5tc(SPC)M
–
10
0.5tc(SPC)M
0.5tc(SPC)M
–
0.5tc(CO)
–
10
0.5tc(SPC)M
–
0.5tc(CO)
3
§
tw(SPCL)M
Pulse duration, SPICLK low
(clock polarity = 0)
0.5tc(SPC)M
–
10
0.5tc(SPC)M
0.5tc(SPC)M+0.5tc(CO)
–
10
0.5tc(SPC)M + 0.5tc(CO)
ns
tw(SPCH)M
Pulse duration, SPICLK high
(clock polarity = 1)
0.5tc(SPC)M
–
10
0.5tc(SPC)M
0.5tc(SPC)M+0.5tc(CO)
–
10
0.5tc(SPC)M + 0.5tc(CO)
4
§
td(SPCH-SIMO)M
Delay time, SPICLK high to
SPISIMO valid (clock polarity = 0)
–
10
10
–
10
10
ns
td(SPCL-SIMO)M
Delay time, SPICLK low to
SPISIMO valid (clock polarity = 1)
–
10
10
–
10
10
5
§
tv(SPCL-SIMO)M
Valid time, SPISIMO data valid after
SPICLK low (clock polarity =0)
0.5tc(SPC)M
–
10
0.5tc(SPC)M+0.5tc(CO)
–
10
ns
tv(SPCH-SIMO)M
Valid time, SPISIMO data valid after
SPICLK high (clock polarity =1)
0.5tc(SPC)M
–
10
0.5tc(SPC)M+0.5tc(CO)
–
10
8
§
tsu(SOMI-SPCL)M
Setup time, SPISOMI before
SPICLK low (clock polarity = 0)
0
0
ns
tsu(SOMI-SPCH)M
Setup time, SPISOMI before
SPICLK high (clock polarity = 1)
0
0
9
§
tv(SPCL-SOMI)M
Valid time, SPISOMI data valid after
SPICLK low (clock polarity = 0)
0.25tc(SPC)M
–
10
0.5tc(SPC)M
–
0.5tc(CO)
–
10
ns
tv(SPCH-SOMI)M
Valid time, SPISOMI data valid after
SPICLK high (clock polarity = 1)
0.25tc(SPC)M
–
10
0.5tc(SPC)M
–
0.5tc(CO)
–
10
The MASTER/SLAVE bit (SPICTL.2) is set and the CLOCK PHASE bit (SPICTL.3) is cleared.
tc = system clock cycle time = 1/CLKOUT = tc(CO)
§
The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPICCR.6).
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