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參數(shù)資料
| 型號： | TMP90PM36 |
| 廠商： | Toshiba Corporation |
| 英文描述： | A System Evaluation LSI With 8-Bit CPU,One-Time PROM(32968 x 8-Bit),RAM(1024 x 8-Bit)(系統(tǒng)評估大規(guī)模集成電路（集成8位CPU，一次可編程ROM(32968 x 8位),RAM(1024 x 8位)) |
| 中文描述： | 一個系統(tǒng)評價芯片與8位CPU，一次性可編程（32968 × 8位），內(nèi)存（1024 × 8位）（系統(tǒng)評估大規(guī)模集成電路（集成8位的CPU，一次可編程ROM更新（32968 x 8位），內(nèi)存（1024 × 8位）） |
| 文件頁數(shù)： | 17/22頁 |
| 文件大?。?/td> | 949K |
| 代理商： | TMP90PM36 |
TOSHIBA CORPORATION
17/22
TMP90PM36
4.7 D/A Conversion Characteristics (VCC = 5V, VSS = AVSS = 0V)
(2) SCLK1 Output Mode
V
CC
= 5V
±
10% TA = -20 ~ 70
°
C
f = 1 ~ 16MHz
Symbol
Item
Min
Typ
Max
Unit
–
Analysis ability
–
–
8
Bits
–
Absoluteness accuracy (VCC = AVCC = 5V)
–
–
1.0
%
μ
s
k
V
t
SU
R
O
V
AVSS
V
DAVREF
I
DAVREF
Establishment time
–
–
3
Output resistance
1
2
4
Analog power supply voltage
–
0
–
Analog power supply voltage
4
–
V
CC
5
V
Reference power supply input current
0
2.5
mA
4.8 Serial Channel SIO1 Timing - I/O Interface Mode
(1) SCLK1 Input Mode
V
CC
= 5V
±
10% TA = -20 ~ 70
°
C
f = 1 ~ 16MHz
Symbol
Item
Variable
12.5MHz Clock
16MHz Clock
Unit
Min
Max
Min
Max
Min
Max
t
SCY
t
OSS
t
OHS
t
HSR
t
SRD
SCLK1 cycle
Output data
→
Rising edge of SCLK
SCLK1 rising edge
→
Output data hold
SCLK1 rising edge
→
Input data hold
SCLK1 rising edge
→
Effective data input
16x
–
1.28
–
1
–
μ
s
ns
t
SCY
/2 - 5x - 50
5x - 100
–
190
–
137
–
–
300
–
212
–
ns
0
–
0
–
0
–
ns
–
t
SCY
- 5x - 100
–
780
–
587
ns
Symbol
Parameter
Variable
12.5MHz Clock
16MHz Clock
Unit
Min
Max
Min
Max
Min
Max
t
SCY
t
OSS
t
OHS
t
HSR
t
SRD
SCLK cycle (programmable)
Output data setup
→
SCLK rising edge
SCLK rising edge
→
Output data hold
SCLK rising edge
→
Input data hold
SCLK rising edge
→
Effective data input
16x
8192x
1.28
655.4
1
512
μ
s
ns
t
SCY
- 2x - 50
2x - 80
–
970
–
725
–
–
80
–
45
–
ns
0
–
0
–
0
–
ns
–
t
SCY
- 2x - 150
–
970
–
725
ns
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