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參數(shù)資料
| 型號： | TMP320LC2402APGS |
| 元件分類： | TVS-瞬態(tài)抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 數(shù)字信號處理器| 16位|的CMOS | QFP封裝| 64管腳|塑料 |
| 文件頁數(shù)： | 60/132頁 |
| 文件大小： | 1707K |
| 代理商： | TMP320LC2402APGS |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁當(dāng)前第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁
SPRS145G
–
JULY 2000
–
REVISED FEBRUARY 2002
60
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
–
1443
PLL-based clock module
The 240xA has an on-chip, PLL-based clock module. This module provides all the necessary clocking signals
for the device, as well as control for low-power mode entry. The PLL has a 3-bit ratio control to select different
CPU clock rates. See Figure 15 for the PLL Clock Module Block Diagram, Table 9 for clock rates, and Table 10
for the loop filter component values.
The PLL-based clock module provides two modes of operation:
Crystal-operation
This mode allows the use of an external crystal/resonator to provide the time base to the device.
External clock source operation
This mode allows the internal oscillator to be bypassed. The device clocks are generated from an external
clock source input on the XTAL1/CLKIN pin. In this case, an external oscillator clock is connected to the
XTAL1/CLKIN pin.
XTAL2
XTAL1/CLKIN
PLL
XTAL
OSC
CLKOUT
Fin
3-bit
PLL Select
(SCSR1.[11:9])
R1
C1
C2
PLLF
RESONATOR/
CRYSTAL
PLLF2
Cb1
Cb2
Figure 15. PLL Clock Module Block Diagram
Table 9. PLL Clock Selection Through Bits (11
–
9) in SCSR1 Register
CLK PS2
CLK PS1
CLK PS0
CLKOUT
4
×
Fin
2
×
Fin
1.33
×
Fin
1
×
Fin
0.8
×
Fin
0.66
×
Fin
0.57
×
Fin
0.5
×
Fin
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Default multiplication factor after reset is (1,1,1), i.e., 0.5
×
Fin.
CAUTION:
The bootloader sets the PLL to x2 or x4 option. If the bootloader is used, the value of CLKIN
used should not force CLKOUT to exceed the maximum rated device speed. See the
“
Boot
ROM
”
section for more details.
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PDF描述 |
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