參數(shù)資料
型號(hào)： TLC320AD81C
廠商： Texas Instruments, Inc.
英文描述： Stereo Audio Digital Equalizer DC
中文描述： 立體聲音頻數(shù)字均衡器直流
文件頁(yè)數(shù)： 14/47頁(yè)
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代理商： TLC320AD81C
2–2
2.5
2.5.1
Serial Audio Interface
I
2
S Serial Format
MSB
SDIN
SCLK
MSB
X
LSB
LSB
MSB
X
MSB
X
LSB
LSB
Left Channel
Right Channel
SDOUT
LRCLK = fs
X
Figure 2–1. I
2
S Compatible Serial Format
2.5.2
Protocol
LRCLK = Sampling frequency (f
s
)
Left channel is transmitted when LR is low
SCLK = 64
×
LRCLK. SCLK is sometimes referred to as the bit clock.
Serial data is sampled with the rising edge of SCLK.
Serial data is transmitted on the falling edge of SCLK.
LRCLK must have a 50% duty cycle
1.
2.
3.
4.
5.
6.
2.5.3
Implementation
LRCLK and SCLK are both inputs
1.
2.5.4
See Figure 4–1 for I
2
S timing.
Timing
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