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v
List of Illustrations
Title
Figure
1–1
1–2
1–3
Page
1–5
1–5
1–5
Dual-Word (Telephone Interface) Mode
Word Mode
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Byte Mode
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2–5
2–6
2–7
2–8
2–9
2–10 More Than One Set of Primary and Secondary DX Serial Communications
Between Two Receive Frame Syncs
2–11 First-Order Correction Filter
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Asynchronous Internal Timing Configuration
Primary and Secondary Communications Word Sequence
DR Word Bit Pattern
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Primary DX Word BIt Pattern
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Secondary DX Word BIt Pattern
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Reset on Power-Up Circuit
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Conversion Times Too Close Together
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More Than One Receive Frame Sync Between Two Transmit Frame Syncs
More Than One Transmit Frame Sync Between Two Receive Frame Syncs
2–3
2–8
2–8
2–9
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2–13
2–13
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4–7
IN+ and IN – Gain Control Circuitry
Dual-Word (Telephone Interface) Mode Timing
Word Timing
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Byte Mode Timing
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Shift-Clock Timing
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TMS32010/TMS320C15–TLC32046 Interface Timing
TMS32010/TMS320C15–TLC32046 Interface Circuit
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