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參數(shù)資料
| 型號： | SY58032UMG |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 8/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER 1:8 4GHZ 32-MLF |
| 標準包裝： | 60 |
| 系列： | Precision Edge® |
| 類型： | 扇出緩沖器（分配） |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:8 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，LVDS，LVPECL |
| 輸出： | LVPECL |
| 頻率 - 最大： | 4GHz |
| 電源電壓： | 2.375 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，32-MLF? |
| 供應商設備封裝： | 32-MLF?（5x5） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1083 (CN2011-ZH PDF) |
| 其它名稱： | 576-1389 |
IDT / ICS 3.3V, 2.5V LVPECL CLOCK GENERATOR
8
ICS843023AGI REV. B JANUARY 9, 2007
ICS843023I
FEMTOCLOCKS CRYSTAL-TO-3.3V, 2.5V LVPECL CLOCK GENERATOR
TERMINATION FOR 3.3V LVPECL OUTPUT
The clock layout topology shown below is a typical termination
for LVPECL outputs. The two different layouts mentioned are
recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, termi-
nating resistors (DC current path to ground) or current
sources must be used for functionality. These outputs are
FIGURE 3B. LVPECL OUTPUT TERMINATION
FIGURE 3A. LVPECL OUTPUT TERMINATION
designed to drive 50
transmission lines. Matched impedance
techniques should be used to maximize operating frequency
and minimize signal distortion.
Figures 3A and 3B show two
different layouts which are recommended only as guidelines.
Other suitable clock layouts may exist and it would be recom-
mended that the board designers simulate to guarantee com-
patibility across all printed circuit and clock component pro-
cess variations.
V
CC - 2V
50
50
RTT
Z
o = 50
Z
o = 50
FOUT
FIN
RTT =
Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
125
125
84
84
Z
o = 50
Z
o = 50
FOUT
FIN
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參數(shù)描述 |
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