參數(shù)資料
型號: SY10E155
廠商: Micrel Semiconductor,Inc.
英文描述: 6-BIT 2:1 MUX-LATCH
中文描述: 6位2:1復(fù)用器鎖存
文件頁數(shù): 1/4頁
文件大?。?/td> 60K
代理商: SY10E155
I
750ps max. LEN to output
I
Extended 100E V
EE
range of –4.2V to –5.5V
I
700ps max. D to output
I
Single-ended outputs
I
Asynchronous Master Reset
I
Dual latch-enables
I
Fully compatible with industry standard 10KH,
100K ECL levels
I
Internal 75K
input pulldown resistors
I
Fully compatible with Motorola MC10E/100E155
I
Available in 28-pin PLCC package
FEATURES
The SY10/100E155 offer six 2:1 multiplexers followed
by latches with single-ended outputs, designed for use in
new, high-performance ECL systems. The two external
latch-enable signals (LEN
1
and LEN
2)
are gated through a
logical OR operation before use as control for the six
latches. When both LEN
1
and LEN
2
are at a logic LOW, the
latches are transparent, thus presenting the data from the
multiplexers at the output pins. If either LEN
1
or LEN
2
(or
both) are at a logic HIGH, the outputs are latched.
The multiplexer operation is controlled by the SEL (Select)
signal which selects one of the two bits of input data at each
mux to be passed through.
The MR (Master Reset) signal operates asynchronously
to take all outputs to a logic LOW.
DESCRIPTION
Rev.: C
Issue Date:
Amendment: /1
February, 1998
6-BIT 2:1
MUX-LATCH
SY10E155
SY100E155
BLOCK DIAGRAM
PIN CONFIGURATION
PIN NAMES
Pin
Function
D
0a
–D
5a
Input Data a
D
0b
–D
5b
Input Data b
SEL
Data Select Input
LEN
1
, LEN
2
Latch Enables
MR
Master Reset
Q
0
–Q
5
Outputs
V
CCO
V
CC
to Output
V
EE
MR
D
5b
LEN
1
LEN
2
SEL
D
0b
N
26
27
28
1
2
3
4
18
17
16
15
14
13
12
25 24 23 22 21 20 19
5
6
7
8
9
10 11
Q
0
V
C
Q
5
Q
4
V
CC
Q
3
Q
2
V
CCO
Q
1
D
3
PLCC
TOP VIEW
J28-1
D
5
D
3
D
4
D
2
D
2
D
1
D
1
D
0
D
4
V
C
D
E
N
R
Q
MUX
SEL
D
R
Q
MUX
SEL
D
R
Q
MUX
D
R
Q
MUX
SEL
D
R
Q
MUX
D
R
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
MUX
SEL
MR
D
0a
LEN
1
LEN
2
SEL
D
0b
D
1a
D
1b
D
2a
D
2b
D
3a
D
3b
D
4a
D
4b
D
5a
D
5b
E
N
E
N
E
N
E
N
E
N
SEL
SEL
1
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PDF描述
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