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Contents
1
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2
Device summary  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
3
Functional overview  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.1
System-in-a-Package (SiP)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.2
Package choice  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.3
ARM966E-S CPU core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.4
Burst Flash memory interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.4.1
Pre-Fetch Queue (PFQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.4.2
Branch Cache (BC)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3.4.3
Management of literals  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3.5
SRAM (64K or 96K Bytes)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.5.1
Arbitration  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.5.2
Battery backup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.6
DMA data movement  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.7
Non-volatile memories  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.7.1
Primary Flash memory  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.7.2
Secondary Flash memory  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.8
One-time-programmable (OTP) memory  . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.8.1
Product ID and revision level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.9
Vectored interrupt controller (VIC)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.9.1
FIQ handling  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.9.2
IRQ handling  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.9.3
Interrupt sources  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.10
Clock control unit (CCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.10.1
Master clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.10.2
Reference clock (RCLK)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.10.3
AHB clock (HCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.10.4
APB clock (PCLK)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.10.5
Flash memory interface clock (FMICLK)  . . . . . . . . . . . . . . . . . . . . . . . . 21
3.10.6
Baud rate clock (BRCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.10.7
External memory interface bus clock (BCLK)  . . . . . . . . . . . . . . . . . . . . 22